ILA IP核的使用与注意事项

1.什么是ILAILAIntegrated Logic Analyzer集成逻辑分析仪是插入 FPGA 内部的在线调试逻辑。它使用指定的 FPGA 时钟对内部信号进行采样将数据存入片内 RAM在满足触发条件后通过 JTAG 上传到 Vivado Hardware Manager 显示。采样过程运行在系统时钟速度JTAG 主要负责配置触发条件和读取结果。ILA 不是示波器只能观察 FPGA 内部的数字逻辑采样值无法直接看到电压、边沿质量、抖动和模拟波形。2.添加ILA直接例化ILA IP核在IP Catalog → Debug Verification → ILA中创建 ILA配置Number of Probes探针的数量也就是需要观察的信号数量Sample Data Depth采样深度Probe 位宽和采样深度越大通常占用的 BRAM、布线和时序资源越多如果加入 ILA 后出现时序问题可以减小 Probe 位宽、降低深度数据位宽3.注意点ILA IP 核的clk是采样时钟的要求free running clk1与被观察信号处于同一时钟域2多个时钟域最好使用多个 ILA不建议把两个时钟域的信号全部接到同一个 ILA。确实需要观察跨时钟域关系时可以观察同步器两端但必须知道异步侧的波形只能反映“被当前 ILA 时钟采样到的结果”不能精确表示异步信号的原始边沿位置。3必须正确添加时序约束ILA 时钟必须是 Vivado 已知并正确约束的时钟不然有时候会报错首先确保调试核所用的时钟已经被正确约束。如果时钟未被约束hw_server 将无法正常运行。