SDI高速PCB设计：75Ω单端与100Ω差分阻抗匹配实战指南-拓冰建站

1. 项目概述：当75Ω同轴世界遇上100Ω差分芯片

在专业广播、影视制作和高端视频处理设备里，串行数字接口（SDI）是传输未压缩视频信号的绝对主力。从早期的标清270Mb/s，到如今主流的3G-SDI（2.97Gb/s），甚至正在普及的12G-SDI，数据率一路飙升。但很多刚接触SDI硬件设计的朋友，包括我自己早年，都会在一个看似基础的问题上栽跟头：为什么板子上既有75Ω的单端走线，又有一堆100Ω的差分对？这俩“阻抗世界”怎么在同一个PCB上和平共处，还能保证信号眼图清晰、抖动达标？

这背后的核心矛盾，源于SDI系统的“混血”架构。对外，它要连接标准的同轴电缆，这个行业几十年的标准接口阻抗就是75Ω。所以从BNC连接器进来，到驱动芯片的输出脚，这段走线必须是严格的75Ω单端传输线。但对内，现代的高速串行器/解串器（SerDes）、时钟恢复芯片（Reclocker）或者FPGA的LVDS接口，其内部收发电路通常针对100Ω差分阻抗进行了优化，以实现更好的共模噪声抑制和更高的信号速率。于是，在板级设计上，我们就得在75Ω的单端“公路”和100Ω的差分“高速铁路”之间，修建一座信号质量无损的“立交桥”。

这个项目的挑战，远不止在PCB软件里设置两个不同的阻抗目标值那么简单。它涉及到叠层规划、走线宽度选择、过孔设计、外部无源元件（电阻、电容、电感）的布局，以及如何应对SMPTE标准严苛的回波损耗（Return Loss）要求。任何一个环节处理不当，都会导致阻抗失配，引发信号反射，轻则眼图闭合、误码率上升，重则直接导致链路不稳定，设备在高温或振动环境下间歇性失灵。我经历过不少返工，都是因为初期对这块的复杂性估计不足。接下来，我就结合TI那份经典的AN-1972应用笔记，以及这些年踩过的坑，把SDI高速PCB布局的门道掰开揉碎了讲清楚。

2. 核心挑战拆解：阻抗不连续性的根源

为什么SDI的板子这么难画？根本原因在于“阻抗不连续性”被多处放大。在低速数字电路里，走线更像是一根简单的导线，但在GHz级别的SDI信号眼里，PCB上的每一段铜皮都是传输线，其特性阻抗必须保持恒定。任何阻抗的突变点，都会成为信号的反射源。

2.1 75Ω与100Ω走线的物理冲突

最直观的矛盾是走线宽度。根据微带线模型，特性阻抗与介质厚度、介电常数以及走线宽度成反比。为了在常见的FR4板材上实现75Ω的单端阻抗，走线往往需要做得比较宽，比如20到25密耳（mil， 1 mil = 0.0254 mm）。这么宽的走线，对于引脚间距精细的现代芯片（比如LLP-16封装，引脚间距可能只有0.5mm）来说，简直是“庞然大物”。你很难把一根20mil宽的线，平滑地引到两个紧密相邻的芯片引脚上而不造成短路或严重的阻抗突变。

而100Ω差分对则不同。差分阻抗不仅取决于每条线对地的阻抗，更关键的是两条线之间的耦合程度。通过紧密耦合（比如8mil线宽，6mil间距），可以在较细的走线下实现100Ω的差分阻抗，从而更容易接入高密度封装的芯片。但问题来了：当你把这对紧密耦合的差分线从芯片引脚引出来，准备连接到一个0402封装的100Ω端接电阻时，走线必须“分叉”才能焊到电阻的两个焊盘上。这个分叉动作，瞬间破坏了差分对之间的耦合，导致该区域的阻抗急剧升高，可能从100Ω跳到170Ω以上，形成一个巨大的阻抗凸起，就像高速路上的减速带。

2.2 外部元件带来的“坑”

SMPTE标准为了确保兼容性和信号质量，强制要求使用外部精密电阻（75Ω ±1%）进行端接，而不是依赖芯片内部精度较差的终端。同时，还需要使用阻抗平衡网络（一个电感与75Ω电阻并联）来补偿芯片引脚带来的容性效应，以及使用大容值（如4.7µF）的交流耦合电容来避免直流漂移。这些外部元件，每一个都是阻抗连续性上的“绊脚石”。

以最常见的0402封装电阻为例，它的焊盘尺寸通常在20x25 mil左右。当你用一根20mil宽的75Ω走线连接到这个焊盘时，焊盘本身更大的金属面积会引入额外的对地电容，导致该点的阻抗骤然下降，可能从75Ω跌至57Ω左右，形成一个阻抗凹陷。电容、电感的焊盘同理。这些由元件焊盘引入的集总参数效应，在高速信号看来，就是一连串阻抗不匹配的“峡谷”和“山峰”，严重劣化回波损耗。

2.3 回波损耗（Return Loss）的严苛要求

SMPTE标准对输入/输出回波损耗有明确且严格的规定。回波损耗衡量的是端口阻抗与标准75Ω的匹配程度，值越大（负数绝对值越大）越好。标准通常要求在整个视频信号频带内（例如，对于3G-SDI，需关注到1.5GHz的基频及以上谐波），回波损耗都要优于某个限值（如-15dB）。这意味着，从BNC连接器开始，经过传输线、耦合电容、端接电阻、平衡网络，最终到达芯片引脚的这一整条路径，其阻抗必须尽可能地接近75Ω。

任何一个元件的摆放位置不当，都会影响整体回波损耗。例如，端接电阻如果放得离芯片太远，它和芯片引脚之间的那段走线就会形成一段“短截线”（Stub）。这段短截线相当于一个谐振电路，会在特定频率点产生严重的反射，在回波损耗曲线上戳出一个深深的“坑”，很可能导致测试失败。

3. 破局之道：叠层设计与走线策略

面对上述挑战，一份优秀的PCB布局必须从叠层设计这个源头开始规划。TI的应用笔记给出了几种经典的叠层方案，我结合自己的实践来解读一下。

3.1 单参考地平面方案及其局限

这是最直观但也问题最多的方案。如图2所示，只使用第二层（L2）作为整个顶层信号线的统一参考地平面。为了实现75Ω的宽走线（如20mil），需要较大的介质厚度（H=24mil）。同时，为了实现100Ω的紧密耦合差分对（8mil/6mil），也参考同一个地平面。

这个方案的致命弱点在于阻抗控制上的顾此失彼：

100Ω差分对的脆弱性：当8mil/6mil的紧密耦合对需要分叉连接到芯片焊盘或端接电阻时，耦合被破坏，阻抗会飙升（例如从100Ω升至178Ω）。芯片焊盘区域由于下方是完整的地平面，而走线变宽，阻抗也会变化（可能升至112Ω）。
设计自由度低：75Ω走线的宽度被介质厚度基本锁定，很难为了匹配元件焊盘而灵活调整。

因此，这种方案只适用于板子空间极其充裕、对性能要求不是最极致的场合，或者作为理解问题的起点，在实际高速SDI设计中应尽量避免。

3.2 双参考地平面方案：推荐的实践

更专业的做法是采用如图3所示的双参考地平面方案。这才是解决75Ω/100Ω共存问题的精髓。

顶层（L1）：放置主要元件和关键信号走线。
第二层（L2）：作为100Ω差分对的专用参考地平面。我们可以使用较薄的介质（例如H1=6mil），这样即使采用较宽松的耦合（如8mil线宽，10mil间距），也能方便地实现100Ω差分阻抗。宽松耦合的好处是，当走线需要分叉时，阻抗变化相对温和（例如从100Ω变为122Ω），更容易通过后续优化进行补偿。
第三层（L3）：可以作为电源层或额外的信号层。
第四层（L4）：在75Ω单端走线的下方，专门“雕刻”出一块接地的铜皮区域，作为其参考地平面。通过增加这层参考地与走线之间的介质厚度（H2=14mil或更大），我们可以使用更宽的走线（如20mil）来达到75Ω阻抗，从而更好地匹配0402元件焊盘的尺寸，减小阻抗凹陷。

两个地平面（L2和L4）必须在多处通过地过孔（Ground Stitching Via）可靠连接在一起，为返回电流提供低阻抗通路，防止形成地平面分割带来的 EMI 问题。通常，芯片底部的散热焊盘（DAP）的接地过孔就是绝佳的缝合点。

这个方案的优势是显而易见的：

解耦设计：75Ω和100Ω走线的阻抗可以独立、灵活地通过调整各自的介质厚度（H1和H2）和走线宽度来优化，互不干扰。
性能更优：宽松耦合的100Ω差分对抗分叉干扰能力更强；75Ω宽走线与元件焊盘尺寸匹配更好，阻抗连续性更佳。
利于布线：为不同特性的信号提供了专属的“通道”，简化了布局布线时的约束管理。

3.3 针对极细走线的“挖空”补偿技术

在某些超薄板卡或极高密度设计中，可能被迫使用更细的走线（例如10mil宽度的75Ω线，或5mil宽度的100Ω差分对）。这时，元件焊盘带来的阻抗下降会更为严重。

如图4所示，一种有效的补偿技术是“接地层挖空”（Ground Relief）。即在元件焊盘正下方的参考地平面上，开一个比焊盘稍大的“窗”（void）。这样做的原理是减少了焊盘与地平面之间的寄生电容，从而将焊盘处的阻抗“抬升”回来，使其更接近目标阻抗值。

但这项技术是一把双刃剑，使用时必须格外小心：

注意：接地层挖空会改变焊盘下方的局部回流路径，可能引入额外的电感，并影响散热。绝对不能凭感觉乱挖。务必使用电磁场仿真工具（如SI9000, ADS, HFSS等）进行建模和仿真，精确计算挖空的大小和形状，确保在目标频段内（对于3G-SDI，至少要到3GHz）阻抗得到有效补偿，而不是引入新的谐振点。在没有仿真条件的情况下，宁愿接受一定的阻抗失配，也不要盲目使用挖空。

4. 布局黄金法则与实战要点

理解了原理和叠层策略后，具体的布局操作就有了准则。TI的指南总结得很好，我结合自己的经验再深化一下：

4.1 元件选型与布局优先级

无源元件务必选用最小封装：首选0402，甚至0201（如果焊接工艺允许）。更小的焊盘意味着更小的寄生电容/电感，对阻抗连续性的破坏更小。这是提升回波损耗最直接、成本最低的方法。
端接电阻必须“贴脸”放置：
- 75Ω端接电阻（如驱动器的输出端接）：必须尽可能地靠近驱动芯片的输出引脚放置。目的是让芯片输出引脚与端接电阻之间的“短截线”长度趋近于零，避免这段线产生谐振。
- 100Ω差分端接电阻：必须尽可能地靠近接收芯片的输入引脚放置。同理，消除输入端的短截线效应。
阻抗平衡网络（L//R）要靠近源头：用于补偿芯片引脚电容的电感和电阻并联网络，必须紧挨着它所补偿的芯片引脚（在交流耦合电容之后）。这样补偿效果才最直接。
交流耦合电容的摆放有讲究：对于接收端，SDI标准建议的4.7µF大电容应放在信号路径的最前端（靠近连接器），用于阻隔直流。而用于高频通路的小电容（如0.1µF）和阻抗平衡网络，则应放在大电容之后，更靠近芯片引脚。

4.2 走线控制与过孔处理

阻抗公差：严格控制单端75Ω和差分100Ω的阻抗，公差建议在±10%以内。这意味着在投板前，必须要求板厂提供阻抗控制报告（IPC）。
走线宽度匹配：对于75Ω走线，宽度应尽可能与0402元件焊盘的宽度（约20mil）接近，15-25mil是一个理想范围。对于100Ω差分对，在整个走线路径上保持线宽和线距的恒定，避免突然变化。
避免直角拐弯：所有高速信号线必须使用45度角或圆弧拐弯。直角拐弯会增加走线有效宽度，引入容性不连续，相当于一个小的电容负载。
过孔优化：信号换层时使用的过孔是巨大的阻抗不连续源。对于SDI信号过孔：
- 数量最小化：尽量让关键信号（特别是75Ω SDI输入输出线）保持在同一个信号层（如顶层）走完全程。
- 使用回流地过孔：每个信号过孔旁边，必须紧邻一个接地过孔，为返回电流提供最近的通路。这被称为“地孔伴随”。
- 反焊盘（Antipad）尺寸：在非参考层，过孔周围需要挖掉铜皮（反焊盘）以防止短路。这个挖空区域不能太大，否则会加长返回电流路径，增加电感。需要与PCB厂家沟通优化。
连接器处的“信号发射”：BNC连接器的焊盘设计至关重要。一个糟糕的焊盘设计会直接毁掉前面所有的努力。必须使用为75Ω阻抗优化过的连接器焊盘，并确保从连接器中心引脚到PCB走线的过渡尽可能平滑，避免突然的宽度变化。

4.3 电源与地处理

高速芯片的电源完整性是信号完整性的基础。

最短路径原则：芯片的每个电源引脚和地引脚，都必须通过过孔直接连接到相应的电源平面和地平面，中间尽量不要走一小段线再打孔。
充分的去耦：在每个芯片的电源引脚附近，按照“大电容储能+小电容滤高频”的原则，放置足够多的去耦电容。例如，一个10µF的钽电容配合多个0.1µF和0.01µF的陶瓷电容。小电容（如0.1µF）必须尽可能靠近芯片引脚。
地平面完整性：确保地平面完整、无割裂。特别是双参考地方案中，L2和L4地平面之间要有充足的地过孔阵列进行缝合，形成稳定的地电位。

5. 实战案例剖析：LMH0302与LMH0384布局精讲

我们以TI的经典芯片为例，看看上述法则如何落地。

5.1 LMH0302 3G/HD/SD SDI电缆驱动器布局

核心任务：将来自上游芯片（如FPGA）的100Ω差分信号，转换为75Ω单端信号，驱动同轴电缆。

布局思路（参考图6、7）：

输入差分对处理：来自上游的100Ω差分对，使用宽松耦合（如8mil/10mil），参考L2地平面。这对接线进入芯片输入引脚SDI+和SDI-。
输入终端放置：100Ω的差分端接电阻（R6）必须紧贴LMH0302的SDI+和SDI-引脚放置。这是消除输入端短截线的关键。
芯片下方地平面缝合：利用LMH0302底部散热焊盘（DAP）上的多个接地过孔，将L2（100Ω参考地）和L4（75Ω参考地）牢固地连接在一起。
输出端布局：
- 75Ω端接电阻（R2， R3）：必须紧贴芯片输出引脚SDO+和SDO-放置。
- 阻抗平衡网络（L1， R1）：紧贴SDO+引脚放置，用于补偿输出级的电容。
- 75Ω走线：从端接电阻出来后，走线切换到参考L4地平面，宽度设置为20mil左右，通向BNC连接器。
- 交流耦合电容：沿信号路径放置。
BNC连接器：使用阻抗受控的焊盘，并确保20mil的走线能平滑地过渡到连接器中心引脚。

5.2 LMH0384 3G/HD/SD SDI自适应电缆均衡器布局

核心任务：接收来自同轴电缆的衰减和畸变的75Ω单端信号，进行均衡和恢复，转换为干净的100Ω差分信号送给下游芯片。

布局思路（参考图8、9）：

输入端布局：
- BNC连接器：同样使用阻抗受控焊盘。
- 75Ω走线：从BNC出来，参考L4地平面，20mil宽，走向芯片。
- 交流耦合电容（C2）：这是第一个关键点。C2必须最靠近芯片的输入引脚SDI+放置。
- 75Ω端接电阻（R2）：放置在C2之后，紧挨着C2的另一端。这个顺序很重要！如果R2放在C2和BNC之间，那么C2和芯片引脚之间会形成一段容性短截线。将R2放在C2后面，使得从芯片引脚看出去，经过C2后立刻被75Ω端接，短截线效应最小。
- 阻抗平衡网络（L1， R1）：紧挨着R2放置，用于补偿芯片输入电容。
输出差分对处理：芯片恢复出的100Ω差分对（SDO+， SDO-），同样参考L2地平面，采用宽松耦合走线，送至下游芯片（如SerDes或FPGA）。下游芯片输入端的100Ω端接电阻应靠近其自身引脚放置。

6. 设计检查清单与常见陷阱

在完成布局后，送交制版前，请务必对照以下清单进行人工检查，这能帮你避免80%的后期调试痛苦：

叠层确认：是否采用了双参考地（或等效优化）方案？75Ω和100Ω走线是否都有明确且正确的参考平面？
阻抗计算：是否使用正确的叠层参数（介电常数、层厚、铜厚）在SI9000等工具中计算了走线宽度/间距？是否已与PCB板厂确认这些参数？
元件距离：用DRC规则设置并检查所有关键无源元件（端接电阻、平衡网络电感/电阻、耦合电容）到其对应芯片引脚的最大距离（建议小于100mil， ideally < 50mil）。
走线宽度一致性：75Ω走线在整条路径上宽度是否恒定？100Ω差分对的线宽和间距是否恒定？拐弯是否为45度或圆弧？
短截线排查：沿着信号路径（从BNC到芯片，从芯片到BNC，从芯片到芯片），用肉眼和高亮网络功能检查，是否存在任何一端未被端接的“死胡同”式走线分支？
过孔检查：每个高速信号过孔旁边是否都有地过孔伴随？电源引脚的去耦电容是否通过短而粗的走线（或直接铺铜）连接到过孔？
连接器焊盘：是否使用了厂家推荐的或经过阻抗仿真的BNC连接器封装？
地平面缝合：两个分离的参考地平面之间，是否有足够多的地过孔阵列（尤其是在芯片下方和板子四周）进行连接？
丝印与调试：是否为关键测试点（如芯片输入输出脚、端接电阻两端）预留了探针焊接盘？丝印是否清晰标明了关键网络名？

常见陷阱实录：

陷阱一：忽略芯片底部的电容。很多芯片底部有大量的电源去耦电容。布局时如果只关注外围电路，导致这些电容的接地过孔太少或路径太长，会严重影响芯片的供电质量，从而增加抖动。
陷阱二：“差不多”的端接电阻放置。觉得离芯片引脚200mil和50mil“差不多”。实测中，对于3G-SDI信号，200mil的短截线足以在回波损耗曲线上产生一个低于标准限值的凹陷点。
陷阱三：电源/地过孔吝啬。为了布线方便，减少地过孔数量，或者让电源线先绕一段再打孔。这会导致电源阻抗升高，地噪声增大，是信号质量劣化的隐形杀手。
陷阱四：盲目依赖自动布线。没有任何一个自动布线器能理解上述这些基于电磁场理论和标准规范的“潜规则”。高速布局必须手工完成，自动布线只能用于非关键的网络。

画好一块高速SDI板卡，七分靠规划（叠层、规则），两分靠耐心（手工布局布线），一分靠运气（PCB工艺一致性）。每一次成功的设计，都是对基本原理的一次忠实实践。当你在矢量网络分析仪上看到平坦光滑、远超标准的回波损耗曲线，或者在示波器上看到张开饱满的SDI眼图时，就会觉得所有这些抠细节的功夫都没有白费。这份工作没有太多炫技的空间，有的只是对每一个过孔、每一段走线、每一个元件位置的反复推敲和极致追求。