NPU的编译器开发：链接器与加载器设计上周调试NPU推理时遇到一个诡异现象：模型在PC端仿真跑分正常，部署到板子上后第一层卷积输出全是NaN。折腾三天，最后发现是链接器把权重段放到了DDR的non-cache区域，而NPU的DMA引擎默认从cacheable地址搬运数据——数据一致性没处理好，硬件直接吃了脏数据。这种问题在NPU编译器开发中太典型了。CPU的链接器你闭着眼睛写都能跑，但NPU的链接器要处理异构内存、多级缓存、硬件调度器直接寻址——稍不留神就踩坑。链接器要解决的核心矛盾NPU的指令集和CPU完全不同。CPU指令是顺序执行的冯诺依曼模型，NPU指令本质上是数据流图的拓扑描述。一个卷积层展开后可能是这样的：// 伪代码，别当真 LOAD weight_tile[0:15][0:15] - SRAM_BANK0 LOAD input_tile[0:31][0:31] - SRAM_BANK1 MAC_ACCUMULATE SRAM_BANK0, SRAM_BANK1 - ACCUM STORE ACCUM - DDR_OUTPUT[offset]问题在于：这些指令不是线性执行的。NPU硬件调度器会同时发射多条指令，依赖关系由硬件数据流跟踪单元解决。链接器必须把这种非线性执行模型映射到线性地址空间。段布局的坑：别把权重和指令混在一起CPU的.text和.data段可以随便放，大不
NPU的编译器开发：链接器与加载器设计上周调试NPU推理时遇到一个诡异现象：模型在PC端仿真跑分正常，部署到板子上后第一层卷积输出全是NaN。折腾三天，最后发现是链接器把权重段放到了DDR的non-cache区域，而NPU的DMA引擎默认从cacheable地址搬运数据——数据一致性没处理好，硬件直接吃了脏数据。这种问题在NPU编译器开发中太典型了。CPU的链接器你闭着眼睛写都能跑，但NPU的链接器要处理异构内存、多级缓存、硬件调度器直接寻址——稍不留神就踩坑。链接器要解决的核心矛盾NPU的指令集和CPU完全不同。CPU指令是顺序执行的冯诺依曼模型，NPU指令本质上是数据流图的拓扑描述。一个卷积层展开后可能是这样的：// 伪代码，别当真 LOAD weight_tile[0:15][0:15] - SRAM_BANK0 LOAD input_tile[0:31][0:31] - SRAM_BANK1 MAC_ACCUMULATE SRAM_BANK0, SRAM_BANK1 - ACCUM STORE ACCUM - DDR_OUTPUT[offset]问题在于：这些指令不是线性执行的。NPU硬件调度器会同时发射多条指令，依赖关系由硬件数据流跟踪单元解决。链接器必须把这种非线性执行模型映射到线性地址空间。段布局的坑：别把权重和指令混在一起CPU的.text和.data段可以随便放，大不
)
![[C++]内存管理：串顺序存储的内存回收](http://pic.xiahunao.cn/yaotu/[C++]内存管理：串顺序存储的内存回收)
