TMS320VC5502 DSP核心架构解析：引脚复用、时钟管理与低功耗设计实战-拓冰建站

1. 项目概述：深入理解一颗经典的DSP芯片

在嵌入式信号处理领域，德州仪器（TI）的C55x系列DSP曾是一代经典。今天要聊的这颗TMS320VC5502，虽然其数据手册的修订历史可以追溯到2001年，但其中蕴含的设计思想、外设集成策略以及低功耗管理机制，对于今天从事高性能、低功耗嵌入式系统开发的工程师来说，依然具有极高的参考价值。这不是一篇照本宣科的数据手册翻译，而是结合我过去在通信基站和便携式音频设备上实际使用这颗芯片的经验，对其核心架构，特别是外设接口的灵活配置与系统级低功耗设计进行一次深度拆解。

TMS320VC5502的核心是一颗基于C55x架构的定点数字信号处理器，主频可达200MHz（5ns指令周期）。它的强大之处不仅在于双MAC单元和双ALU带来的高达600MMACS的乘累加能力，更在于其精巧的系统级设计：一个高度可配置的并行端口，既能作为外部存储器接口（EMIF），也能作为主机端口接口（HPI）；一个灵活的时钟系统；以及一套精细到模块级别的功耗控制机制。对于刚接触DSP的新手，理解这些外设如何共存、如何配置，是打通硬件设计第一关的关键。而对于有经验的开发者，如何利用其低功耗特性榨干每一毫瓦的电池电量，则是产品差异化的核心。

本文将聚焦于两个最核心也最易混淆的硬件主题：引脚复用与启动配置，以及时钟与低功耗管理。我会用实际电路设计和代码配置的例子，带你绕过数据手册中容易踩的坑，理解从芯片上电到程序稳定运行的完整过程。无论你是正在评估这颗芯片，还是正在调试一个基于5502的老系统，相信下面的内容都能给你带来直接的帮助。

2. 核心架构与引脚复用：硬件设计的第一次抉择

拿到一颗TMS320VC5502，无论是201脚的BGA封装还是176脚的LQFP封装，第一眼看到密密麻麻的引脚定义表（Table 2-4）可能会让人头皮发麻。但别慌，其引脚设计的核心逻辑非常清晰：通过有限的物理引脚，通过复用机制支持多种外设模式，从而最大化芯片在不同应用场景下的灵活性。这种灵活性主要通过两个关键的GPIO引脚在复位时的电平状态来决定：GPIO6和GPIO7。

2.1 并行端口与主机端口的模式抉择：GPIO6的关键作用

这是硬件设计阶段最重要的一个决定，直接决定了你的板子上是挂SDRAM还是通过HPI与另一个主处理器通信。GPIO6引脚在复位（RESET引脚从低到高跳变）瞬间的电平，锁定了整个并行端口的功能。

当GPIO6在复位时为低电平（0）：此时，芯片认为你不需要连接外部存储器（EMIF）。于是，原本用于EMIF地址总线（A[21:2]）、数据总线（D[31:0]）和控制信号（C[15:0]）的所有引脚，全部被配置为并行通用输入/输出（PGPIO）引脚，从PGPIO0到PGPIO35。同时，主机端口接口（HPI）被使能，并工作在非复用模式。在这种模式下，HPI拥有独立的16位地址总线（HA[15:0]）和16位数据总线（HD[15:0]），与主机连接时序简单，如同访问一个标准的异步存储器。这种模式适用于DSP作为协处理器，由外部主机（如ARM、FPGA）通过HPI加载代码、交换数据的场景。

当GPIO6在复位时为高电平（1）：此时，EMIF被使能，所有并行端口引脚恢复其EMIF功能。地址总线A[21:18]和A[17:2]用于寻址外部存储空间，数据总线D[31:16]和D[15:0]用于数据传输，控制信号如C0（ARE）、C1（AOE）、C2（AWE）、C4-C7（CE0-CE3）等用于产生读写时序。同时，HPI依然存在，但被强制切换到复用模式。在复用模式下，HPI仅使用8位数据总线HD[7:0]来分时传输地址和数据，需要额外的控制信号如HAS（地址锁存）来配合。这样可以节省引脚，但主机端驱动逻辑稍复杂。

实操心得一：硬件设计时的锁定策略在实际项目中，这个选择必须在画原理图时就确定下来，因为两种模式下的外围电路连接完全不同。我的经验是：
需要大容量、高速数据缓冲的场景（如图像处理）：优先选择EMIF模式（GPIO6上拉），外挂SDRAM或异步SRAM。HPI在复用模式下仍可用，但带宽减半。
主从处理器协作的场景（如通信模块）：如果主机性能强大且需要频繁与DSP交互，选择HPI非复用模式（GPIO6下拉）更合适，时序简单，驱动好写。
不确定或需要预留的场景：可以在GPIO6引脚上设计一个跳线或零欧姆电阻，方便后期更改。但务必注意，上拉/下拉电阻必须确保在复位期间电平稳定，避免因电源爬升过程中的抖动导致模式误判。通常使用4.7kΩ~10kΩ的电阻，并确保走线远离噪声源。

2.2 串行端口2的模式抉择：GPIO7的角色

GPIO7引脚则决定了串行端口2（Serial Port 2）的归属。这是一个典型的“鱼与熊掌”选择，因为硬件上它只能实现一种功能。

当GPIO7在复位时为低电平（0）：串行端口2被配置为通用异步收发器（UART）。此时，引脚SP1变为UART.TX（发送），SP3变为UART.RX（接收）。这是一个标准的串口，可用于调试信息输出、与上位机通信或连接低速串行设备。SP0和SP2则变为普通的GPIO3和GPIO5。

当GPIO7在复位时为高电平（1）：串行端口2被配置为多通道缓冲串行端口（McBSP2）。此时，SP0变为CLKX2（发送时钟），SP1变为CLKR2（接收时钟），SP2变为FSX2（发送帧同步），SP3变为FSR2（接收帧同步）。McBSP功能强大，支持TI/SPI/I2S等多种协议，常用于连接音频编解码器（Codec）、数字射频等设备。

注意事项：启动引导（Bootloader）配置除了上述两个功能选择引脚，GPIO[2:0]这三个引脚在复位时被采样，其电平组合决定了DSP上电后的启动方式（Boot Mode）。例如，从HPI启动、从外部并行ROM启动、从串行McBSP启动等。具体模式查看数据手册Table 3-3。这意味着，你的硬件设计必须同时考虑启动模式和外设模式。一个常见的组合是：GPIO[2:0]设置为从外部并行ROM启动（例如8位异步ROM），同时GPIO6=1使能EMIF，这样DSP上电后就能从外挂的Flash中读取程序执行。务必在原理图中明确标注这些配置电阻的值和位置，并在PCB装配图上注明，这是避免批量生产时出现“芯片不启动”问题的关键。

2.3 信号描述表的深度解读

Table 2-4不仅仅是引脚定义，它隐藏了硬件设计的关键信息：

类型（Type）：I/O/Z表示双向三态，I为输入，O为输出。设计输入电路时要注意是否需要上拉/下拉。
其他特性（Other）：这是精华所在。
- C（Hysteresis input）：施密特触发输入，抗干扰能力强，对于中断、复位等关键信号很重要。
- D：内部带总线保持器（Bus Holder）。对于EMIF的数据/地址总线，即使外部器件断开，它也能保持最后一个逻辑电平，省掉了外部上下拉电阻，但要注意静态功耗。
- F：在OFF模式（测试模式）下为高阻态。正常应用不用关心。
- M：在复位期间为高阻态。这意味着在复位时，这些输出引脚是浮空的，必须确保外部电路不会因浮空输入而产生不确定状态或倒灌电流。例如，连接到另一个器件的使能端时，可能需要加外部下拉电阻。
- J/K：内部上拉/下拉，可通过XBCR寄存器禁用。例如，HPI的HCS、HDS等控制信号内部有上拉，如果主机驱动能力很强，可以禁用内部上拉以减少功耗。

3. 时钟系统与电源管理：性能与功耗的平衡艺术

C55x DSP的高性能与低功耗特性，很大程度上得益于其精细的时钟与电源管理。TMS320VC5502将整个芯片划分为多个时钟域和电源域，允许独立控制。

3.1 灵活的时钟生成与分配

芯片的时钟源有两种选择，由GPIO4在复位时的电平决定（同时配置CLKMD寄存器的CLKMD0位）：

内部振荡器模式（GPIO4=0）：需要在X1和X2/CLKIN引脚之间连接一个外部晶体（如30MHz）。芯片内部振荡电路产生基频，然后馈入模拟锁相环（APLL）。
外部时钟模式（GPIO4=1）：直接从X2/CLKIN引脚输入一个3.3V的外部时钟信号，X1引脚悬空。这种方式时钟更稳定，常用于有高精度时钟源的系统。

无论哪种方式，生成的时钟（CLKIN）都会进入一个可编程的时钟发生器。这个发生器包含一个APLL和多个分频器，可以产生四组独立的系统时钟：

SYSCLK1：用于C55x CPU子系统（内核、DMA、HPI等）。这是主时钟，性能的核心。
SYSCLK2：用于快速外设组，如McBSP0/1/2。
SYSCLK3：用于外部存储器接口（EMIF）。
SYSCLK4：用于慢速外设组，如UART、I2C、Timer等。

通过配置PLLM（倍频）、PLLDIV0（预分频）和PLLDIV1/2/3（后分频）寄存器，可以独立为每个时钟域设置频率。例如，可以让CPU全速运行（200MHz），而让EMIF运行在较低频率（100MHz）以节省与SDRAM通信时的功耗，同时让UART运行在独立的低频（如10MHz）以满足其波特率要求。

配置示例：从30MHz晶体产生200MHz CPU时钟假设使用30MHz晶体，目标SYSCLK1=200MHz。

使能PLL模式（CLKMD寄存器）。
设置PLL倍频系数。PLL的输入是CLKIN（30MHz），输出期望是200MHz。但PLL的输出频率PLLOUT必须满足数据手册范围。我们可以先倍频到较高频率再分频。设置PLLM = 0x18（十进制24），则PLLOUT = CLKIN * 24 = 720MHz。
设置分频器。PLLDIV1对应SYSCLK1。设置PLLDIV1 = 0x03（分频比 = 3+1=4）。则SYSCLK1 = PLLOUT / 4 = 720 / 4 = 180MHz。接近目标。若要精确200MHz，需选择不同的晶体或倍频/分频组合，并注意PLL的锁定时间。

// 假设寄存器地址已定义 void ConfigurePLL_for_180MHz(void) { // 1. 进入PLL旁路模式，准备配置 CLKMD = 0x0000; // 假设写入0使PLL旁路 // 2. 配置PLL倍频和分频寄存器 // 注意：实际操作中，需要根据芯片手册的序列，可能要先写一个密钥（key）到某个寄存器 PLLM = 0x0018; // 倍频系数 = 24 PLLDIV0 = 0x0001; // 预分频 = 1+1=2 (根据手册公式) PLLDIV1 = 0x0003; // SYSCLK1分频 = 3+1=4 // 3. 等待PLL锁定时间（软件延时或查询锁定状态位） Delay_us(100); // 粗略延时，实际应根据PLL锁定时间参数计算 // 4. 切换到PLL锁定模式 CLKMD = 0x2000; // 使能PLL，具体值查手册 }

3.2 精细化的低功耗空闲（IDLE）控制

这是TMS320VC5502低功耗设计的精髓。它不像有些单片机只有简单的休眠模式，而是提供了IDLE1、IDLE2、IDLE3三种深度不同的空闲模式，并且可以对六个功能域进行独立控制：

CPU域：包含C55x内核、程序取指单元等。
DMA/HPI主端口域。
外设模块域（可进一步细分为McBSP、Timer、UART等）。
EMIF模块域。
PLL时钟发生器。
内部振荡器。

通过IDLE配置寄存器（ICR）和外设IDLE控制寄存器（PICR），你可以让CPU停下来而DMA继续搬运数据，或者让所有外设都休眠只保留一个Timer在慢速时钟下工作。IDLE指令是进入这些模式的软件触发点。

IDLE1模式：仅停止CPU的时钟，其他模块（DMA、外设）照常运行。这是最常用的“浅睡眠”，唤醒速度最快（几个时钟周期），由任何使能的中断唤醒。
IDLE2模式：停止CPU和主端口域（DMA/HPI）的时钟。外设和EMIF可以继续运行。唤醒需要特定的外设中断或外部中断。
IDLE3模式：深度睡眠。停止CPU、主端口、外设和EMIF的时钟。甚至可以关闭内部振荡器（IDLE3 with oscillator disabled），功耗降至最低。唤醒通常需要外部硬件中断或复位。

低功耗设计实战：音频播放器的休眠策略在一个便携式MP3播放器项目中，我们需要在歌曲间隔实现超低功耗。

播放时：CPU全速运行解码，DMA从SD卡（通过EMIF接口）读取数据，McBSP以48kHz时钟向音频Codec发送数据。
歌曲暂停：执行IDLE1指令。CPU停止，但DMA和McBSP的时钟仍在。系统功耗从120mA骤降至约20mA。此时任何按键（GPIO中断）或定时器中断都能瞬间唤醒CPU恢复播放。
长时间无操作：启动一个低功耗定时器（使用慢速时钟SYSCLK4），定时（如5分钟）后产生中断，在中断服务程序中，先停止DMA和McBSP，然后执行IDLE3指令（关闭振荡器）。此时整颗DSP的功耗可以降到微安级。唤醒只能依靠特定的外部引脚中断（如电源键），唤醒后需要重新初始化时钟和外设，时间稍长（毫秒级），但对用户体验无影响。

注意事项：IDLE状态下的外设行为在进入IDLE状态前，必须仔细阅读数据手册Table 3-25 Peripheral Behavior at Entering IDLE State。例如，McBSP在IDLE模式下，如果之前正在传输，数据可能会丢失。安全的做法是，在进入深度IDLE前，确保所有外设传输完成，并处于静默状态。同时，要配置好唤醒源（通过PICR和WKEN寄存器），确保系统能“睡得下去，醒得过来”。

4. 关键外设接口配置与实战要点

4.1 外部存储器接口（EMIF）配置精要

EMIF是连接外部存储器的桥梁，支持异步（SRAM/ROM）、同步突发（SBRAM）和同步动态（SDRAM）存储器。其配置核心在于一组控制寄存器，每个CE（Chip Enable）空间都可以独立配置。

配置异步SRAM（如256Kx16）到CE1空间假设我们使用一个典型的异步SRAM，读写周期为70ns。

设置EMIF全局控制：配置EGCR寄存器，选择EMIF时钟源（通常用SYSCLK3），设置输出时钟ECLKOUT1/2的行为。
配置CE1空间控制寄存器：
- CECTL1：设置MTYPE = 0x1（异步8位/16位存储器），READY模式根据是否使用ARDY引脚设置。
- CEXTC1：设置建立、选通、保持时间。这是时序匹配的关键！假设SYSCLK3=100MHz（周期10ns）。我们需要70ns的读写周期，即7个时钟周期。可以分配：建立时间（Setup）= 2周期（20ns），选通时间（Strobe）= 4周期（40ns），保持时间（Hold）= 1周期（10ns）。总和70ns。对应的寄存器字段需要写入计算好的值。
- 设置片选基地址和空间大小。

// 简化寄存器配置示例 #define EMIF_GCR (*(volatile unsigned int*)0x0800) #define EMIF_CECTL1 (*(volatile unsigned int*)0x0804) #define EMIF_CEXTC1 (*(volatile unsigned int*)0x0808) #define EMIF_CESEC1 (*(volatile unsigned int*)0x080C) void Configure_EMIF_Async_SRAM(void) { // 1. 全局控制：使能EMIF，选择内部时钟源 EMIF_GCR = 0x00000001; // 2. 配置CE1控制：异步16位，关闭Ready EMIF_CECTL1 = 0x00000011; // MTYPE=001b, READY=0 // 3. 配置CE1扩展时序：Setup=2, Strobe=4, Hold=1 (单位：EMIF时钟周期) // 假设寄存器位域：SETUP[bits], STROBE[bits], HOLD[bits] EMIF_CEXTC1 = (2 << 12) | (4 << 6) | (1 << 0); // 4. 配置CE1空间：基地址0x200000, 大小256KB (0x40000) EMIF_CESEC1 = 0x20000000 | 0x0003; // 具体位域需查手册 }

避坑指南：SDRAM初始化序列配置SDRAM比异步存储器复杂得多，必须严格按照上电初始化序列进行：1. 上电并保持CKE为低；2. 等待200us稳定期；3. 发送预充电所有（Precharge All）命令；4. 发送多个自动刷新（Auto Refresh）命令（通常2-8个）；5. 发送模式寄存器设置（MRS）命令，配置CAS延迟、突发长度等；6. 进入正常操作模式。TI的CSL（Chip Support Library）通常提供了完整的SDRAM初始化函数，强烈建议使用，而不是自己从头写。自己写极易因时序或命令序列错误导致系统不稳定。

4.2 主机端口接口（HPI）操作流程

HPI是主机与DSP通信的“后门”。在非复用模式下，操作就像访问一个双端口RAM。

主机通过HPI向DSP发送数据的基本流程（非复用模式）：

主机确保DSP已启动且HPI已初始化（HPIENA引脚为高）。
主机通过地址线HA[15:0]选择要访问的HPI寄存器：HPIC（控制）、HPIA（地址）、HPID（数据）。
主机通过控制线HCNTL[1:0]指示访问类型（00=HPIC, 01=HPID 地址自增, 10=HPIA, 11=HPID）。
主机拉低HCS选择HPI，通过HR/W指示读写，用HDS1/2产生选通信号。
主机在数据线HD[15:0]上放置数据（写）或读取数据（读）。
DSP端的HPI逻辑会自动将主机写入HPID的数据，搬运到HPIA指定的DSP内部存储器地址中。这个过程由HPI内部的DMA完成，无需DSP内核干预。

关键点：主机和DSP可能字节序不同（大端/小端）。HPIC寄存器中有BOB（Byte Order Bit）位用于设置。通常，如果主机是PowerPC（大端），DSP是小端，需要设置BOB=1。

4.3 多通道缓冲串行端口（McBSP）配置示例

McBSP是TI DSP的招牌外设，配置灵活但也相对复杂。以配置McBSP0为I2S主模式，连接音频Codec为例：

引脚复用：确保McBSP0的CLKX0、FSX0、DX0、CLKR0、DR0、FSR0引脚没有被其他功能复用。
时钟配置：设置采样率。假设SYSCLK2=100MHz，音频采样率48kHz，帧同步频率=48kHz，位时钟=64*48k=3.072MHz。需要配置McBSP的采样率发生器产生3.072MHz的CLKG，并由此分频出FSG。
寄存器配置：
- SPCR：复位收发器，设置时钟停止模式（I2S对应CLKSTP=11b，CLKXP=0，CLKRP=0）。
- RCR/XCR：设置每帧字数、字长（例如，2个字，每字16位）、数据延迟等。
- SRGR：配置采样率发生器，设置CLKGDV分频比以产生所需的位时钟。
- PCR：配置引脚功能（如FSXM=1，FSGM=1，CLKXM=1使其作为主设备输出时钟和帧同步）。

void Configure_McBSP0_I2S_Master(void) { // 1. 复位接收器和发送器 McBSP0_SPCR &= ~(1 | (1<<1)); // 禁用RX, TX // ... 其他复位操作 // 2. 配置引脚控制寄存器 (PCR) McBSP0_PCR = 0x0000; McBSP0_PCR |= (1<<10); // FSXM = 1, 帧同步由采样率发生器产生 McBSP0_PCR |= (1<<9); // FSRM = 1 McBSP0_PCR |= (1<<8); // CLKXM = 1, 作为主设备输出时钟 McBSP0_PCR |= (1<<7); // CLKRM = 1 // 3. 配置采样率发生器 (SRGR) // 假设输入时钟CLKSRG = SYSCLK2 = 100MHz // 目标位时钟 CLKG = 3.072MHz // CLKGDV = (100MHz / 3.072MHz) / 2 - 1 ≈ 15.28，取整为15 McBSP0_SRGR = 0x2000 | 15; // CLKSM=1 (使用CPU时钟), CLKGDV=15 // 4. 配置接收/发送控制寄存器 (RCR/XCR) McBSP0_RCR = 0x00040A0; // 1帧，2个字，每字16位，无延迟 McBSP0_XCR = 0x00040A0; // 与接收对称 // 5. 启动采样率发生器、接收器、发送器 McBSP0_SPCR |= (1<<6); // GRST = 1 Delay(10); // 等待时钟稳定 McBSP0_SPCR |= 1; // RRST = 1 McBSP0_SPCR |= (1<<1); // XRST = 1 }

5. 系统初始化与调试实战指南

5.1 上电复位与初始化序列

一个可靠的DSP系统始于正确的上电和初始化。以下是关键步骤：

电源时序：确保内核电压（CVDD, 1.26V）和I/O电压（DVDD, 3.3V）满足数据手册的上电时序要求。通常要求两者同时上电，或I/O电压先于或与内核电压同时上电。违反此时序可能损坏芯片。
复位电路：RESET引脚需要保持低电平足够长时间（查阅数据手册Figure 5-22 Reset Timings），确保内部时钟稳定。通常需要数十毫秒。使用专用的复位芯片（如TI的TPS382x）比简单的RC电路更可靠。
时钟稳定：如果使用外部晶体，在上电复位后，需要等待晶体振荡器起振并稳定，以及PLL锁定。在软件初始化开始时，应插入足够的延时（毫秒级）或查询PLL锁定状态位。
初始化流程： a. 关闭看门狗（如果使能）。 b. 配置系统时钟（PLL、分频器）。 c. 配置引脚复用（通过检查GPIO6/7状态，但通常硬件已固定）。 d. 初始化堆栈指针（SP）。 e. 初始化关键外设：EMIF（如果使用）、DMA控制器、中断向量表（IVPD/IVPH）。 f. 将代码段和数据段从慢速ROM拷贝到快速DARAM中运行（如果需要）。 g. 使能全局中断，跳转到main函数。

5.2 常见问题与调试技巧

问题：程序跑飞或死机。
- 排查：首先检查电源和复位信号是否干净（用示波器）。然后检查时钟信号（CLKOUT引脚）频率和幅度是否正确。接着，检查EMIF接口时序是否与外设匹配（用逻辑分析仪抓取读写波形，对比数据手册时序图）。最后，检查中断向量表是否正确设置，是否有未处理的中断导致程序跑飞。
问题：HPI通信失败。
- 排查：确认GPIO6电平正确，HPIENA为高。用逻辑分析仪检查主机发出的HPI控制序列（HCS, HDS, HR/W, HCNTL）和数据/地址线是否符合时序要求（Section 5.16 HPI Read and Write Timings）。特别注意HRDY信号，如果主机不等待HRDY变低就操作，会导致访问失败。在DSP端，确保HPI相关的内部存储器空间是可访问的。
问题：McBSP无法收发数据。
- 排查：万用表检查物理连接。示波器检查位时钟（CLKX/CLKR）和帧同步（FSX/FSR）信号是否存在、频率是否正确。检查McBSP的配置寄存器，特别是SPCR中的XRST和RRST位是否已置位，SRGR中的GRST是否已置位。检查DMA或中断是否正确配置以服务McBSP的数据收发。
问题：功耗高于预期。
- 排查：使用电流表测量不同工作模式下的电流。检查未使用的输入引脚是否悬空（应上拉或下拉）。检查程序中是否在空闲时调用了IDLE指令。检查外设时钟是否在不使用时被禁用（通过PICR寄存器）。使用芯片的功耗估算工具（如果有）进行理论计算对比。

调试利器：利用GPIO和XF引脚在调试初期，没有仿真器时，XF引脚和GPIO是你的好朋友。你可以在代码的关键位置（如中断入口、循环开始结束）设置XF引脚电平翻转，用示波器观察，就能知道代码执行到了哪里，耗时多少。GPIO也可以用来输出一些状态码，帮助定位问题阶段。

6. 低功耗设计进阶与系统优化

理解了基础的空闲模式后，可以进一步优化系统功耗。

动态电压频率调节（DVFS）的模拟：虽然TMS320VC5502本身不支持硬件DVFS，但我们可以通过软件模拟其思想。在任务队列轻时，主动降低PLL倍频系数，从而降低SYSCLK1（CPU时钟）频率，甚至切换到PLL旁路模式直接使用低频的参考时钟。配合IDLE指令，可以大幅降低动态功耗。关键在于评估任务的计算量，找到性能和功耗的最佳平衡点。

外设时钟门控：除了使用PICR让整个外设模块休眠，更要关注外设内部的时钟使能位。例如，McBSP在不收发数据时，可以关闭其采样率发生器；Timer在达到计数值后，可以停止计数。这些细粒度的控制需要在驱动代码中实现。

存储器访问优化：功耗与频率和电压有关，也与电路翻转活动有关。优化你的算法和数据布局，尽量让数据和指令在片内DARAM中运行，减少高功耗的片外存储器（尤其是SDRAM）访问次数。合理使用Cache（虽然5502的Cache不大），也能有效降低对外部总线的访问，从而降低系统功耗。

最后一点体会，TMS320VC5502是一个功能非常全面的DSP，它的数据手册虽然庞大，但结构清晰。最好的学习方式不是通读，而是带着项目目标，比如“我要用EMIF接一片SDRAM”，然后去精读相关的章节（第3.1节内存，第5.7.3节SDRAM时序），并动手实践。遇到问题时，善用文档中的“Timing”章节和“Signal Descriptions”表格，那里包含了硬件连接和时序约束的所有答案。这颗芯片的很多设计理念，在TI后续的C6000乃至现在的C7000系列DSP中都有延续和演进，吃透它，对理解整个TI DSP生态都大有裨益。