TSC2117音频编解码器SPI与I2C接口配置详解及嵌入式音频开发实践-拓冰建站

1. 项目概述与核心价值

在嵌入式音频系统开发中，如何高效、可靠地配置一颗功能强大的音频编解码器，往往是决定项目成败的关键一步。TSC2117作为德州仪器（TI）推出的一款高度集成的音频编解码器，集成了立体声ADC、DAC、耳机放大器、Class-D扬声器驱动器以及一个12位SAR ADC，功能可谓相当全面。然而，其强大的功能也带来了复杂的配置体系，超过128个可配置寄存器分布在多个页面中，涵盖了从时钟生成、数字音频接口、信号处理到GPIO控制的方方面面。

面对如此复杂的寄存器地图，开发者与芯片“对话”的桥梁，就是其控制接口。TSC2117同时提供了I2C和SPI两种业界标准的串行通信接口，这给了硬件设计者极大的灵活性。你可以根据主控MCU的资源、布线复杂度或速度要求来选择其一。但无论选择哪种接口，其核心任务都是一致的：精准地读写这些寄存器，从而让芯片按照我们的设计意图工作——无论是设置48kHz的采样率、调整耳机输出的增益，还是启用自动增益控制（AGC）功能。

本文将深入拆解TSC2117的SPI与I2C控制接口，不仅会详细解读协议本身在TSC2117上的实现细节，更会结合其庞大的寄存器系统，手把手带你理解如何通过代码操作这些接口，完成一次完整的音频通路配置。我会分享在实际项目中调试这类音频编解码器时积累的经验，包括常见的时序陷阱、配置顺序的讲究，以及如何利用其标志位和中断进行状态监控。如果你正在或即将使用TSC2117，或者对嵌入式音频系统的底层配置感兴趣，那么这篇内容将为你提供从理论到实践的完整参考。

2. 控制接口整体设计与协议选型考量

TSC2117的设计允许SPI和I2C接口同时存在于硬件上，但芯片手册明确建议，在任何给定时间，只应激活其中一种接口进行通信。这是一个非常重要的硬件设计前提。从芯片引脚来看，SPI和I2C功能复用了部分引脚（例如SCLK、SDIN/SDA等），因此在实际PCB布局和软件初始化时，必须明确当前系统使用哪种总线。

为什么芯片要提供两种接口？这背后是不同应用场景的权衡：

I2C接口的优势在于极简的硬件连接。它只需要两根线（SDA和SCL），支持多主多从的总线结构，并且通过7位地址寻址，理论上可以在同一总线上挂载多个设备（TSC2117的固定地址是0011000b，即0x18）。在系统资源紧张、PCB空间有限或者需要连接多个低速外设（如多个传感器、EEPROM）的场景下，I2C是理想选择。其开漏输出特性也意味着总线可以通过上拉电阻轻松实现电平转换，兼容不同电压域的设备。

SPI接口则追求速度与实时性。它是一种全双工、同步的串行接口，通常需要四根线（SCLK, SS, MOSI, MISO），但在TSC2117上，由于是单向控制，MISO仅在读操作时使用。SPI没有复杂的寻址和应答机制，数据传输效率更高，时钟频率可以轻松达到MHz级别。对于需要快速、大量配置寄存器，或者对控制响应延迟敏感的高性能音频应用，SPI是更佳选择。此外，SPI的协议相对简单，在软件实现上更直接。

在实际项目选型时，我的经验是：

先看主控资源：如果你的MCU硬件SPI接口已被其他高速设备（如Flash、显示屏）占用，而I2C接口空闲，那么选择I2C控制TSC2117可以节省资源。
再看布线复杂度：如果音频编解码器与MCU距离较远，或者中间需要穿过连接器，I2C的两线制能显著减少走线数量，提高可靠性。
最后考虑配置速度：如果系统上电后需要快速完成音频初始化（例如快速启动播放），或者需要在运行时频繁动态调整参数（如动态范围压缩DRC的阈值），SPI的高速特性会带来明显优势。TSC2117的寄存器配置虽然一次写入数据量不大，但寄存器数量多，SPI在批量写入时速度优势明显。

一个常见的折中方案是：在硬件上同时引出两种接口的引脚，通过焊接零欧姆电阻或跳线帽来选择其中一种。这样在开发调试阶段可以灵活切换，便于排查是硬件连接问题还是软件驱动问题。

3. I2C控制模式详解与实操要点

I2C总线在TSC2117上作为从设备运行，这意味着它永远等待主设备（通常是你的MCU）发起通信。理解其通信时序是编写稳定驱动的基础。

3.1 I2C总线基础与TSC2117适配

I2C总线由串行数据线（SDA）和串行时钟线（SCL）组成，两者均为开漏输出，需要外部上拉电阻（典型值4.7kΩ）拉高。TSC2117的I2C接口支持标准模式（100 kHz）和快速模式（400 kHz）。总线空闲时，SDA和SCL均被上拉为高电平。

通信总是由主设备发起的START条件开始：在SCL为高电平期间，SDA线产生一个由高到低的下降沿。随后，主设备发送一个7位的从设备地址字节，TSC2117的固定地址是0011000（二进制），即0x18。地址字节的第8位是读写位（R/W#）：0表示主设备将要向从设备写入数据，1表示主设备将要从从设备读取数据。

每个字节（8位）传输后，接收方必须发送一个应答位（ACK）。在应答时钟脉冲期间，发送方释放SDA线，接收方将SDA线拉低表示应答。如果接收方没有拉低SDA（保持高电平），则表示非应答（NACK），通常意味着通信出错或从设备不在线。

通信以STOP条件结束：在SCL为高电平期间，SDA线产生一个由低到高的上升沿。

3.2 TSC2117的I2C读写时序解析

芯片手册中的时序图是理解的钥匙。对于寄存器写操作，流程如下：

主设备发送START条件。
主设备发送从设备地址字节（0x18）和写位（0），即0x18 << 1 | 0 = 0x30。
TSC2117应答（ACK）。
主设备发送要写入的8位寄存器地址。
TSC2117应答（ACK）。
主设备发送要写入该寄存器的8位数据。
TSC2117应答（ACK）。
主设备发送STOP条件。

对于寄存器读操作，流程稍复杂，因为它涉及一个“伪写”来设置寄存器指针，然后重启总线进行读操作：

主设备发送START条件。
主设备发送从设备地址和写位（0x30）。
TSC2117应答。
主设备发送要读取的8位寄存器地址（设置指针）。
TSC2117应答。
主设备发送重复START条件（Repeated Start）。
主设备发送从设备地址和读位（1），即0x18 << 1 | 1 = 0x31。
TSC2117应答。
TSC2117控制SDA线，发送出指定寄存器的8位数据。
主设备在接收完数据后，发送一个非应答（NACK），表明这是要读取的最后一个字节。
主设备发送STOP条件。

这里有一个关键特性：自动递增模式。如果在写操作中，主设备发送完一个寄存器的数据后不发STOP条件，而是继续发送数据，TSC2117会将后续数据写入地址递增的下一个寄存器。读操作同理，主设备在收到一个字节数据后发ACK（而非NACK），TSC2117会继续发送下一个递增地址寄存器的数据。这在连续配置或读取多个寄存器时非常高效。

实操心得：在编写I2C驱动时，务必处理好ACK/NACK。很多莫名其妙的通信失败，根源在于主设备没有在正确的时钟周期后检测SDA线状态。此外，TSC2117的I2C接口对时序要求并不严苛，但在高速（400kHz）下，必须确保MCU的I/O口翻转速度和延时满足I2C规范。我曾遇到因MCU的I2C GPIO配置为低速模式导致波形畸变，通信不稳定的情况。

3.3 I2C初始化与基础寄存器配置示例

假设我们使用STM32的硬件I2C，目标是将TSC2117的PLL使能并配置为从MCLK生成所需的音频时钟。我们首先需要写入Page 0的寄存器。

步骤一：软件复位（可选但推荐）上电后，进行一次软件复位可以确保所有寄存器恢复到默认状态。这是Page 0的Register 1。

写操作：地址0x30，寄存器地址0x01，数据0x01（将D0位置1，触发自清除复位）。

步骤二：配置时钟源和PLL假设我们的主时钟MCLK输入为12.288MHz，我们需要为48kHz音频生成时钟。

首先，通过Page 0/Register 4选择PLL和CODEC的时钟源。假设我们选择PLL_CLKIN = MCLK, CODEC_CLKIN = PLL_CLK。
- 写0x30,0x04,0x03(D1-D0=11)。
配置PLL参数。这需要设置P、J、R、D值。计算过程略（涉及目标采样率和过采样率），假设我们需要PLL输出为12.288MHz * (J.D)/P = 某个值。
- 使能PLL: Page 0/Register 5, D7=1。
- 设置P和R值。
- 设置J值（Page 0/Register 6）。
- 设置D值（Page 0/Register 7和8，需连续写入）。
配置DAC和ADC的时钟分频器（NDAC, MDAC, DOSR等），使最终得到48kHz的采样时钟。

步骤三：配置音频接口格式通过Page 0/Register 27，设置音频数据接口为I2S格式，字长为24位，BCLK和WCLK由编解码器输出。

写0x30,0x1B,0x0A（假设：I2S模式=00，24位=10，BCLK输出=1，WCLK输出=1，即二进制00001010）。

一个完整的I2C写函数伪代码示例（基于STM32 HAL库）：

HAL_StatusTypeDef TSC2117_WriteRegister(uint8_t regAddr, uint8_t data) { uint8_t buf[2] = {regAddr, data}; return HAL_I2C_Master_Transmit(&hi2c1, TSC2117_I2C_ADDR_WRITE, buf, 2, HAL_MAX_DELAY); } // 使用示例：将0x55写入寄存器0x1B TSC2117_WriteRegister(0x1B, 0x55);

4. SPI数字接口详解与底层驱动实现

SPI接口在TSC2117上以标准4线模式工作，时钟极性(CPOL)为0，时钟相位(CPHA)为1。这是最常用的SPI模式之一（Mode 1）。引脚定义如下：

SCLK: 串行时钟，由主设备（MCU）驱动。
SS (Slave Select): 从设备选择，低电平有效。由主设备控制。
MOSI: 主设备输出，从设备输入。用于主设备向TSC2117发送命令和数据。
MISO: 主设备输入，从设备输出。用于TSC2117向主设备返回数据。

4.1 SPI通信帧格式与命令结构

SPI通信以帧为单位。每帧始于SS引脚的下拉沿，结束于SS引脚的上拉沿。在一帧内，数据传输是连续的。

TSC2117的SPI命令字固定为8位，其结构如下表所示：

位 (Bit)	7	6	5	4	3	2	1	0
定义	ADDR[6]	ADDR[5]	ADDR[4]	ADDR[3]	ADDR[2]	ADDR[1]	ADDR[0]	R/W#

Bit 7-1: 这7位指定了要访问的寄存器地址（0-127）。
Bit 0 (R/W#): 读写控制位。0表示写操作，1表示读操作。

写寄存器操作流程：

主设备拉低SS引脚。
主设备通过MOSI线，在8个SCLK周期内发送命令字节，其中R/W#位为0。
紧接着，主设备再通过MOSI线，在后续8个SCLK周期内发送要写入的8位数据字节。
主设备拉高SS引脚，结束帧。

读寄存器操作流程：

主设备拉低SS引脚。
主设备通过MOSI线，在8个SCLK周期内发送命令字节，其中R/W#位为1。
在接下来的8个SCLK周期内，主设备继续产生时钟，但TSC2117会通过MISO线将指定寄存器的8位数据发送给主设备。在此期间，主设备发送的数据（通过MOSI）将被忽略。
主设备拉高SS引脚，结束帧。

注意事项：与I2C不同，SPI没有内置的应答机制。通信的可靠性完全由硬件时序和SS信号保证。因此，必须确保SS信号在每帧数据传输前后有稳定的建立和保持时间。在CPHA=1的模式下，数据在SCLK的第一个边沿（上升沿）被采样，在第二个边沿（下降沿）切换。务必使MCU的SPI配置与此匹配。

4.2 SPI接口的自动递增与页面边界处理

SPI同样支持自动递增功能，但其行为需要特别注意。在一次写操作中，如果主设备在发送完8位数据后不拉高SS，而是继续发送下一个8位数据，TSC2117会将其写入下一个地址的寄存器。读操作亦然，主设备在读取8位数据后，如果继续产生时钟且SS保持低电平，TSC2117会继续输出下一个地址寄存器的数据。

然而，自动递增存在页面边界限制：

自动递增功能仅在同一页面（Page）内有效。
当寄存器地址到达当前页面的边界（地址127）时，自动递增停止。
后续的写操作会反复覆盖寄存器127，后续的读操作会反复读取寄存器127。

特殊案例：缓冲区寄存器芯片手册提到，对于页面252（SAR ADC缓冲区数据页）的寄存器1和2，自动递增功能被设计为在两者之间循环：读取顺序会是 Reg1 -> Reg2 -> Reg1 -> Reg2 ...，直到缓冲区数据读完。这为连续读取ADC采样数据提供了便利。

页面切换操作：由于自动递增不能跨页，切换页面必须通过显式地写入Page Control Register（当前页面的寄存器0）来实现。例如，要从默认的Page 0切换到Page 1，你需要：

确保当前在Page 0。
向Page 0的Register 0写入值0x01。这个操作本身需要通过SPI或I2C接口完成。之后，所有的寄存器访问（除非再次切换页面）都将针对Page 1。

4.3 SPI驱动实现与配置示例

以下是一个基于STM32标准外设库（SPI查询方式）的SPI读写函数示例：

// 假设 SPI_HandleTypeDef hspi1 已初始化，CPOL=0, CPHA=1 #define TSC2117_SPI_CS_GPIO_Port GPIOA #define TSC2117_SPI_CS_Pin GPIO_PIN_4 void TSC2117_SPI_WriteReg(uint8_t regAddr, uint8_t data) { uint8_t txBuf[2]; uint8_t rxBuf[2]; // 构造命令字节：地址 + 写位(0) txBuf[0] = (regAddr << 1) | 0x00; // 左移一位，最低位写0 txBuf[1] = data; HAL_GPIO_WritePin(TSC2117_SPI_CS_GPIO_Port, TSC2117_SPI_CS_Pin, GPIO_PIN_RESET); // CS拉低 HAL_SPI_TransmitReceive(&hspi1, txBuf, rxBuf, 2, HAL_MAX_DELAY); HAL_GPIO_WritePin(TSC2117_SPI_CS_GPIO_Port, TSC2117_SPI_CS_Pin, GPIO_PIN_SET); // CS拉高 // 可在此处添加微小延时，满足CS建立时间 } uint8_t TSC2117_SPI_ReadReg(uint8_t regAddr) { uint8_t txBuf[2] = {0, 0}; uint8_t rxBuf[2] = {0, 0}; // 构造命令字节：地址 + 读位(1) txBuf[0] = (regAddr << 1) | 0x01; // 左移一位，最低位置1 HAL_GPIO_WritePin(TSC2117_SPI_CS_GPIO_Port, TSC2117_SPI_CS_Pin, GPIO_PIN_RESET); // 先发送读命令 HAL_SPI_TransmitReceive(&hspi1, &txBuf[0], &rxBuf[0], 1, HAL_MAX_DELAY); // 再发送8个时钟周期读取数据（主设备发送任意值，从设备返回数据） HAL_SPI_TransmitReceive(&hspi1, &txBuf[1], &rxBuf[1], 1, HAL_MAX_DELAY); HAL_GPIO_WritePin(TSC2117_SPI_CS_GPIO_Port, TSC2117_SPI_CS_Pin, GPIO_PIN_SET); return rxBuf[1]; // 返回读取到的数据 }

配置音频通路示例（通过SPI）：假设我们要使能左、右DAC通道，并设置一个初始音量。

// 1. 确保在Page 0 (上电默认) // 2. 使能DAC数据通路 (Page 0, Register 63) TSC2117_SPI_WriteReg(0x3F, 0xC3); // 0xC3 = 0b11000011��即D7=1(左DAC上电), D6=1(右DAC上电), D5-D4=00(左通道数据源关闭，实际需配置), D3-D2=00(右通道数据源关闭，实际需配置)，这里仅为示例 // 3. 取消DAC静音，设置左右声道独立音量控制 (Page 0, Register 64) TSC2117_SPI_WriteReg(0x40, 0x00); // 0x00 = 取消静音，独立音量控制 // 4. 设置左声道音量 (Page 0, Register 65)。例如，设置为0dB增益。 // 寄存器65的值0x00对应0dB。每步0.5dB，0x01是+0.5dB，0xFF是-0.5dB（补码表示）。 TSC2117_SPI_WriteReg(0x41, 0x00); // 左声道 0dB // 5. 设置右声道音量 (Page 0, Register 66) TSC2117_SPI_WriteReg(0x42, 0x00); // 右声道 0dB

5. 关键寄存器功能解析与配置策略

TSC2117的寄存器地图是其功能的核心。盲目地配置所有寄存器既低效又容易出错。合理的策略是模块化、分步骤初始化。

5.1 时钟系统配置：一切的基础

音频编解码器的时钟如同心脏，必须首先正确配置。TSC2117的时钟树相对复杂，但遵循一个清晰的路径：选择时钟源 -> 配置PLL（如果需要） -> 为DAC和ADC路径配置分频器 -> 生成最终的音频采样率。

核心寄存器组：

Page 0/Register 4 (Clock-Gen Muxing): 选择PLL和CODEC的输入时钟源。例如，0x03表示PLL和CODEC都使用片内PLL输出的时钟。
Page 0/Register 5-8 (PLL P, R, J, D): 配置PLL的倍频系数。输出频率PLL_CLK = (PLL_CLKIN) * (J.D) / P。其中J是整数部分，D是小数部分（13位精度）。需要仔细计算以满足目标音频采样率对时钟的要求。
Page 0/Register 11-16 (DAC Clock Dividers): 配置DAC路径的NDAC、MDAC、DOSR和插值系数。最终DAC采样率fS(DAC) = (输入时钟) / (NDAC * MDAC * DOSR)。
Page 0/Register 18-22 (ADC Clock Dividers): 配置ADC路径的NADC、MADC、AOSR和抽取系数。公式与DAC类似。

配置顺序建议：

配置时钟多路复用器（Reg 4）。
如果使用PLL，配置PLL参数（Reg 5-8）并上电。
等待PLL锁定（通常需要检查状态位或简单延时，TSC2117无直接锁定标志，需靠延时）。
配置DAC和ADC的时钟分频器。
最后再上电DAC/ADC模拟部分。

5.2 数字音频接口与数据路由

配置好时钟后，需要告诉芯片数据以什么格式送来和送出。

Page 0/Register 27 (Codec Interface Control): 这是最重要的接口配置寄存器。设置音频协议（I2S, Left-Justified, Right-Justified, DSP）、字长（16/20/24/32位）、以及BCLK和WCLK的方向（输入或输出）。
Page 0/Register 63 (DAC Data-Path Setup): 控制DAC数据流。可以配置左/右DAC是否上电，以及每个通道的数据来源（左声道数据、右声道数据、或左右声道混合）。这里也控制音量控制的软步进速率，用于消除调节音量时的爆音。
Page 0/Register 81 (ADC Digital Mic): 配置ADC通道，特别是数字麦克风的输入源和使能。

5.3 模拟通路与信号处理控制

这是调音的舞台，直接影响音质。

Page 0/Register 65, 66 (DAC Left/Right Volume Control): 数字音量控制，范围从+24dB到-63.5dB，步进0.5dB。注意其值为二进制补码格式。
Page 0/Register 68-70 (DRC Control): 动态范围压缩控制。可以分别使能左右声道，设置阈值、滞后、保持时间、攻击和释放速率。用于保护扬声器和提升听感。
Page 0/Register 86-92 (AGC Control): 自动增益控制。用于ADC录音通道，可以根据输入信号电平自动调整增益，保持录音音量稳定。
Page 0/Register 60, 61 (DAC/ADC Instruction Set): 选择DAC和ADC miniDSP引擎中运行的信号处理块（PRB）。这些预定义的处理块实现了不同的滤波、均衡等算法。

5.4 GPIO与中断系统

TSC2117提供了灵活的GPIO和中断引脚，用于系统交互。

Page 0/Register 51-58 (GPIOx Control): 可以将GPIO1、GPIO2、SDOUT、MISO等引脚配置为多种功能，如通用输入输出、时钟输出、中断输出、次级音频接口信号等。
Page 0/Register 44-50 (Interrupt Flags & Control): 丰富的标志位寄存器，用于检测耳机插入/拔出、按键按下、短路、溢出、miniDSP中断、SAR ADC数据就绪等事件。通过Reg 48-50可以配置哪些事件能触发INT1和INT2中断输出引脚。

一个实用的配置技巧：在初始化时，先配置GPIO功能，将INT1或INT2引脚设置为中断输出，并连接到MCU的外部中断输入。然后使能你关心的事件（如耳机插入检测）。这样，系统就可以通过硬件中断来响应外部事件，而不是轮询，大大提高了效率并降低了MCU负载。

6. 常见问题排查与调试经验实录

调试TSC2117这类复杂音频编解码器，最怕的就是“没有声音”或者“全是噪声”。根据我的经验，问题通常出在以下几个环节。

6.1 通信失败：接口根本不通

症状：读写寄存器返回的数据全为0xFF或0x00，或者完全无应答。排查步骤：

硬件检查：
- 电源和地：用万用表测量芯片的AVDD、DVDD、IOVDD等电源引脚电压是否稳定且在规格范围内。
- 复位引脚：确保RESET引脚已正确上拉或由MCU控制，处于非复位状态。
- 晶振/时钟：如果使用外部MCLK，用示波器检查其频率和幅值是否正常。
- 上拉电阻：对于I2C，SDA和SCL线上必须有上拉电阻（通常4.7kΩ）。SPI的SS线通常不需要上拉，但也要确保电平正确。
- 连接：检查所有信号线是否虚焊、短路。
软件检查：
- 接口模式：确认MCU的I2C/SPI外设配置（时钟速度、地址、模式CPOL/CPHA）与TSC2117要求完全一致。CPHA=1是TSC2117 SPI的必须项，配错则数据完全错位。
- 从设备地址：I2C地址是0x18（7位），写操作地址字节为0x30，读为0x31。
- SS/CS信号：对于SPI，用示波器看SS信号是否在每帧数据前后都有正确的拉低和拉高动作，并且帧间有足够的高电平时间。
基础寄存器读写测试：
- 尝试读取一个已知的只读寄存器，例如Page 0/Register 36（ADC Flag）。上电后ADC默认掉电，其D6位应为0。
- 尝试写入再读回一个可读写的寄存器，如Page 0/Register 0（Page Control）。先读默认值（应为0x00），然后写入0x01（切换到Page 1），再读回确认。这是验证通信链路最直接的方法。

6.2 时钟配置错误：无声或杂音

症状：通信正常，寄存器可配置，但DAC无输出，或输出全是刺耳噪声。排查步骤：

确认主时钟：首先确保MCLK或BCLK（如果作为时钟源）已正确提供给芯片，并且频率符合你的配置计算。
检查PLL锁定：如果使用了PLL，在配置PLL参数并上电后，必须等待足够的时间让PLL锁定（手册通常建议几毫秒）。简单的做法是加一个5-10ms的延时。
验证分频计算：这是最容易出错的地方。仔细核对NDAC、MDAC、DOSR、AOSR等分频系数的设置。一个快速验证的方法是：先使用一个最简单的、无需PLL的时钟路径。例如，设置CODEC_CLKIN直接来自MCLK或BCLK，并配置整数倍的分频，看是否能出声音。
检查音频接口格式：确认Register 27的配置与你的MCU音频发送格式（I2S/LJ/RJ/DSP）、字长、时钟极性完全匹配。不匹配会导致数据错位，产生噪声。
检查DAC/ADC上电：确认Register 63（DAC Data-Path）和Register 81（ADC Digital Mic）中的上电位（D7, D6等）已被置1。芯片的模拟部分需要单独上电。

6.3 音量与静音控制

症状：有声音，但音量不可调，或调节时出现爆音。

音量调节无效：检查Register 64的静音位（D3, D2）是否被清除（0=不静音）。确认Register 65/66��音量值设置正确（0x00为0dB增益）。
调节爆音：启用Register 63中的音量控制软步进（Soft-Stepping）功能（D1-D0位）。这会使音量变化平滑过渡，避免阶跃变化产生的爆破音。

6.4 中断与事件检测不工作

症状：耳机插拔、按键按下无反应。

检查GPIO配置：确保INT1或INT2输出引脚已通过Register 51/52等配置为中断输出功能。
检查中断使能：在Register 48/49/50中，将你关心的事件（如耳机插入检测D7位）对应的中断使能位置1。
检查事件检测使能：例如，耳机检测需要先在Register 67中使能头部检测（D7=1）。
查询标志位：在无法触发硬件中断时，可以轮询Register 44/45/46/47中的标志位，看相应事件是否已被置起。这有助于区分是事件未产生，还是中断输出配置有问题。
注意“粘性”标志：手册中标注为“Sticky flag bits”的标志位（如溢出标志），在读取后会自动清零。如果你读了一次，该事件就不会再触发中断，除非再次发生。

6.5 配置顺序的黄金法则

经过多个项目磨合，我总结出一个稳健的TSC2117初始化顺序，能避免大多数奇怪的问题：

复位与基础配置：软件复位（Reg 1） -> 延时 -> 配置GPIO/中断引脚功能。
时钟树配置：配置时钟源（Reg 4）-> 配置并上电PLL（Reg 5）-> 延时等待锁定 -> 配置DAC/ADC分频器（Reg 11-16, 18-22）。
数字接口配置：配置音频数据格式（Reg 27）、数据偏移（Reg 28）等。
信号通路配置：配置DAC/ADC数据路径、音量、DRC、AGC等（Reg 63, 65-66, 68-70, 81-83, 86-92）。
上电模拟部分：最后一步，将DAC、ADC、耳机放大器、Class-D驱动器的上电位（在Reg 63, 81, 以及Page 1的相关寄存器中）置1。
使能中断：配置并使能所需的中断源。

这个顺序的核心思想是：先搭建好数字时钟和通信框架，再配置处理参数，最后给模拟部分通电。反过来操作，可能导致模拟部分在错误的时钟下工作，产生功耗问题甚至损坏风险。