1. 同步串行接口SSI核心概念与设计思路在嵌入式系统开发中设备间的通信是构建复杂功能的基础。异步串口UART大家都很熟悉但它的效率受限于起始位和停止位且需要双方预先约定波特率在需要高速、可靠、尤其是与众多传感器、存储芯片、显示屏控制器通信时就显得力不从心了。这时同步串行接口Synchronous Serial Interface, SSI就成为了工程师工具箱里的利器。简单来说SSI是一种基于时钟信号同步的串行通信协议主设备产生时钟从设备根据这个时钟节拍来收发数据这就好比乐队指挥主设备打着拍子乐手从设备们严格按照拍子演奏保证了整体的协调和精准。SSI的技术价值在于其高度的灵活性和可靠性。它本质上是一个协议簇常具体表现为SPISerial Peripheral Interface但你也会在TI的芯片资料里看到它被直接称为SSI支持包括Freescale SPI、TI同步串行和MICROWIRE在内的多种帧格式。这种灵活性使得一颗微控制器MCU能够与市面上绝大多数采用同步串行协议的外设芯片“对话”。其核心优势是全双工或半双工通信、传输速率可编程、以及硬件FIFO缓冲支持这大大减轻了CPU的负担提升了系统实时性。以我过去调试一块搭载多颗传感器的电路板为例使用SSI同时读取陀螺仪和加速度计数据相比模拟I2C稳定性和速率都有质的飞跃。理解SSI关键在于抓住几个核心设计思路。首先是主从架构通信由主设备发起和控制从设备响应。其次是时钟同步所有数据传输都在主设备提供的时钟SSIClk边沿上进行这是“同步”二字的精髓也从根本上避免了异步通信的波特率偏差问题。最后是帧格式可配置性通过配置寄存器我们可以定义数据位宽4-16位、时钟极性与相位决定数据在时钟的哪个边沿采样从而适配不同外设的时序要求。接下来我们就以德州仪器TIStellaris LM3S2965微控制器中的SSI模块为蓝本拆解其内部机制与实战配置。2. SSI模块架构与核心功能解析Stellaris LM3S2965微控制器集成了两个独立的SSI模块SSI0和SSI1每个模块都是一个完整的主/从同步串行通信引擎。拿到一个外设模块我习惯先看它的“骨架图”也就是功能框图。这个框图清晰地展示了数据流和控制流的路径。模块的核心是一个并串/串并转换引擎负责将CPU写入的并行数据转换为串行比特流从SSITx引脚发出同时将SSIRx引脚收到的串行比特流转换为并行数据供CPU读取。为了提高效率避免CPU频繁被琐碎的单字节传输中断SSI模块在收发路径上分别集成了深度为8、宽度为16位的先进先出FIFO缓冲区。这意味着CPU可以一次性写入最多8个数据到发送FIFOSSI硬件会自动依次发送同样接收端可以连续存入8个数据等待CPU批量读取。这是提升吞吐量的关键设计。时钟系统是SSI的“心跳”。模块内部有一个可编程的时钟分频链由预分频器CPSDVSR和串行时钟速率分频器SCR两级构成。系统时钟FSysClk首先被一个2到254之间的偶数CPSDVSR分频然后再被1SCR分频最终产生驱动通信的串行时钟SSIClk。其计算公式为SSIClk FSysClk / (CPSDVSR * (1 SCR))。这种两级分频设计提供了非常精细的波特率调节能力。这里有一个重要的实操注意点在主机模式下系统时钟频率必须至少是SSIClk的两倍在从机模式下则要求至少12倍。如果配置的波特率不满足这个条件通信可能会不稳定或完全失败。我曾在一个项目中因为忽略了从机模式的这个12倍要求导致从设备数据采样错误排查了半天才发现是时钟配置过于极限。中断机制让SSI更“智能”。它可以产生四种中断发送FIFO服务中断例如发送FIFO空需要填充数据、接收FIFO服务中断例如接收FIFO达到预设的触发水平有数据可读、接收超时中断和接收溢出中断。所有中断在模块内部“或”在一起形成一个总的中断信号提交给NVIC嵌套向量中断控制器。开发者可以通过中断屏蔽寄存器灵活启用或禁用特定中断源从而编写高效的中断服务程序ISR来处理数据收发。3. 信号定义、帧格式与时序深度剖析3.1 物理信号与引脚复用SSI模块通过4个标准信号线与外部设备连接SSIClk串行时钟由主设备驱动为数据传输提供同步时钟。SSIFss帧选择信号在SPI和MICROWIRE模式下通常作为从设备片选Slave Select信号低电平有效。在TI同步串行模式下它作为帧同步脉冲。SSITx主机发送/从机接收主设备的输出、从设备的输入。SSIRx主机接收/从机发送主设备的输入、从设备的输出。重要提示在Stellaris系列MCU上除了SSI0的四个引脚在复位后默认为SSI功能外其他SSI信号线包括SSI1的全部引脚都复用在GPIO上。这意味着在初始化SSI模块之前必须通过配置GPIO复用功能选择寄存器GPIOAFSEL将对应引脚切换到SSI外设功能否则通信无法建立。这是新手最容易踩的坑之一——代码逻辑都对但引脚没配对量波形什么都没有。3.2 三大帧格式详解SSI支持三种帧格式通过控制寄存器SSICR0中的FRF帧格式字段选择。3.2.1 TI同步串行格式这是TI自家定义的格式。其最大特点是SSIFss信号在每个数据帧开始时会产生一个单时钟周期的高电平脉冲。在空闲状态SSIClk和SSIFss均为低SSITx为高阻态。一旦发送FIFO有数据SSIFss先拉高一个时钟周期随后在SSIClk的上升沿数据开始从SSITx移出。同时主从设备都在SSIClk的下降沿采样对方的数据。这种格式的时序非常规整适合对帧同步有严格要求的场景。3.2.2 Freescale SPI格式这是最通用、最常见的SPI模式。在此模式下SSIFss作为低有效的从设备片选信号在整帧数据传输期间保持低电平。SPI格式的灵活性体现在时钟极性CPOL或SPO和时钟相位CPHA或SPH可编程两者组合构成四种时序模式Mode 0-3。这是与各种SPI外设通信时必须严格匹配的参数。SPO时钟极性0 空闲时SSIClk为低电平1 空闲时SSIClk为高电平。SPH时钟相位0 数据在第一个时钟边沿采样1 数据在第二个时钟边沿采样。为了直观理解我们以最常见的SPI Mode 0和Mode 3为例对比其关键时序行为模式SPO (CPOL)SPH (CPHA)时钟空闲电平数据采样边沿数据变化边沿典型应用场景Mode 000低电平上升沿下降沿多数SPI Flash、SD卡Mode 311高电平下降沿上升沿某些型号的传感器Mode 0 (SPO0, SPH0)空闲时时钟线为低。片选SSIFss变低后经过半个时钟周期主设备数据出现在SSITx上。随后在时钟的第一个上升沿从设备采样主设备数据即MOSI主设备采样从设备数据即MISO。数据位在时钟下降沿切换。对于单次传输在最后一个位被采样后SSIFss在一个时钟周期后恢复高电平。对于连续传输SSIFss必须在每帧之间短暂拉高再拉低以通知从设备锁存数据这是因为当SPH0时从设备需要SSIFss的边沿来更新其移位寄存器。Mode 3 (SPO1, SPH1)空闲时时钟线为高。片选SSIFss变低后经过半个时钟周期收发双方数据就绪。随后在时钟的第一个下降沿双方开始采样数据。数据位在时钟上升沿切换。在此模式下无论是单次还是连续传输SSIFss在整个传输过程中都可以保持低电平因为SPH1时从设备在时钟边沿自动锁存数据。3.2.3 MICROWIRE格式这是一种半双工的主从消息传递协议。每次传输分为两个阶段首先主机发送一个8位的控制命令字随后从机在解码命令后返回4到16位的数据。因此一帧总长度为13到25位。在发送控制字阶段SSIRx线未被使用在接收数据阶段SSITx线保持为最后一位控制字的状态。这种格式常用于一些老式的串行EEPROM或专用传感器。需要特别注意在MICROWIRE从机模式下SSIFss信号相对于SSIClk的建立时间和保持时间有严格要求见图13-12这在设计硬件或使用长线缆时需要仔细考量。4. SSI模块的初始化与配置实战理论清晰后配置寄存器就是“按图索骥”。SSI的寄存器映射相对简洁主要围绕控制、状态和数据交换。以下是关键寄存器速览寄存器名称偏移地址主要功能描述SSICR00x000核心控制寄存器0配置数据位宽(DSS)、帧格式(FRF)、时钟相位/极性(SPH/SPO)、串行时钟分频系数(SCR)。SSICR10x004核心控制寄存器1总使能(SSE)、主从模式选择(MS)、回环测试模式(LBM)等。SSIDR0x008数据寄存器读写此寄存器即访问发送/接收FIFO。SSISR0x00C状态寄存器查询发送FIFO空(TFE)、接收FIFO满(RFF)、忙标志(BSY)等。SSICPSR0x010时钟预分频寄存器设置CPSDVSR值2-254的偶数。SSIIM/SSIRIS/SSIMIS0x014/0x018/0x01C中断管理寄存器组分别用于屏蔽中断、查看原始中断状态、查看已屏蔽的中断状态。4.1 标准初始化流程配置SSI必须遵循一个严格的顺序否则可能导致配置不生效或通信异常。以下是通用的初始化步骤禁用SSI模块在修改任何关键配置SSICR0,SSICPSR,SSICR1的主从模式位前必须先将SSICR1寄存器中的SSESSI Enable位清零。硬件要求这样做以确保配置的原子性。配置GPIO引脚复用将所用SSIClk,SSIFss,SSITx,SSIRx对应的GPIO引脚通过GPIOAFSEL寄存器设置为外设功能。设置主从模式向SSICR1寄存器写入相应值。主机模式0x0000.0000从机模式输出使能0x0000.0004从机模式输出禁用0x0000.000C配置时钟预分频根据目标波特率和系统时钟计算并写入SSICPSR寄存器。切记该值必须是2到254之间的偶数。配置SSICR0寄存器这是最核心的一步需要计算并组合多个字段。DSS数据位选择设置数据帧长度4-16位。例如8位数据对应DSS 0x7。FRF帧格式0x0为TI同步串行0x1为Freescale SPI0x2为MICROWIRE。SPO和SPH根据外设数据手册要求设置时钟极性和相位。SCR串行时钟速率根据波特率计算公式SCR (FSysClk / (CPSDVSR * Fssiclk)) - 1计算得出。使能SSI模块将SSICR1寄存器中的SSE位置1模块开始工作。4.2 配置实例实现1Mbps SPI Master (Mode 3)假设我们需要将SSI0配置为SPI主机模式为Mode 3SPO1, SPH1波特率1 Mbps传输8位数据系统时钟为20 MHz。第一步计算分频参数根据公式Fssiclk FSysClk / (CPSDVSR * (1 SCR))代入1e6 20e6 / (CPSDVSR * (1 SCR))为了得到整数分频我们尝试让CPSDVSR 2取最小偶数。 则1 SCR 20e6 / (2 * 1e6) 10所以SCR 9验证20e6 / (2 * (19)) 1e6符合要求。第二步组合SSICR0寄存器值DSS 0x7(8位数据):DSS字段位于[3:0]值为0x7。FRF 0x1(Freescale SPI):FRF字段位于[5:4]值为0x1左移4位后为0x10。SPO 1:SPO位是第6位值为0x40。SPH 1:SPH位是第7位值为0x80。SCR 9:SCR字段位于[15:8]值为0x9左移8位后为0x900。 将这些值相加0x7 0x10 0x40 0x80 0x900 0x9C7。 因此SSICR0应写入0x000009C7。第三步编写初始化代码C语言示例// 假设系统时钟和外设时钟已正确配置 void SSI0_Master_Init(void) { // 1. 禁用SSI模块 (SSICR1.SSE 0) HWREG(SSI0_BASE SSI_O_CR1) 0x00000000; // 2. 配置GPIO引脚复用 (以PA2-PA5为例具体需查数据手册) // HWREG(GPIO_PORTA_BASE GPIO_O_AFSEL) | 0x3C; // 使能PA2-PA5的复用功能 // HWREG(GPIO_PORTA_BASE GPIO_O_PCTL) ...; // 将PA2-PA5映射到SSI0功能 // 3. 设置为主机模式 (SSICR1 0x0) HWREG(SSI0_BASE SSI_O_CR1) 0x00000000; // 此步骤已在第1步完成可省略 // 4. 配置时钟预分频器 CPSDVSR 2 HWREG(SSI0_BASE SSI_O_CPSR) 0x00000002; // 5. 配置SSICR0寄存器 HWREG(SSI0_BASE SSI_O_CR0) 0x000009C7; // DSS8-bit, FRFSPI, SPO1, SPH1, SCR9 // 6. 使能SSI模块 (SSICR1.SSE 1) HWREG(SSI0_BASE SSI_O_CR1) | SSI_CR1_SSE; }关键操作心得在写入SSICR0这种复合寄存器时最稳妥的做法是像上面一样直接计算好整体值写入而不是先读后改Read-Modify-Write。因为某些位可能是只读或敏感的读-改-写操作可能意外改变它们。特别是在使用库函数进行位操作时务必确认函数内部实现是否安全。5. FIFO操作、中断与数据收发实践5.1 FIFO操作机制与状态查询SSI的8级FIFO是提升效率的关键。发送时只要发送FIFO未满TNF位为1CPU就可以持续写入SSIDR寄存器。硬件会自动将数据移出发送。接收时只要接收FIFO非空RNE位为1CPU就可以读取SSIDR寄存器获取数据。状态寄存器SSISR是我们轮询操作的重要依据TFE发送FIFO空为1时表示发送FIFO完全空。可用于判断一帧数据是否完全发送完毕。TNF发送FIFO未满为1时表示还可以向发送FIFO写入数据。这是写入前必查的标志。RNE接收FIFO非空为1时表示接收FIFO中有数据可读。这是读取前必查的标志。RFF接收FIFO满为1时表示接收FIFO已满。如果此时再收到数据会发生溢出错误。BSY忙为1时表示SSI正在发送或接收数据。在关闭模块或修改关键配置前应等待此位为0。一个简单的阻塞式发送函数示例如下void SSI_SendData(uint32_t ui32Base, uint16_t ui16Data) { // 等待发送FIFO有空间 while((HWREG(ui32Base SSI_O_SR) SSI_SR_TNF) 0) { // 可选加入超时机制防止死循环 } // 写入数据 HWREG(ui32Base SSI_O_DR) ui16Data; }5.2 中断驱动数据收发对于高效或实时性要求高的应用应使用中断。SSI的中断源可通过SSIIM寄存器独立屏蔽。典型的中断驱动收发流程初始化中断配置NVIC启用SSI中断通道。使能所需中断例如使能接收FIFO超半满中断RXIM和发送FIFO空中断TXIM。在中断服务程序ISR中读取SSIMIS寄存器判断具体中断源。如果是接收中断则循环读取SSIDR直到接收FIFO为空。如果是发送中断则检查应用层是否有待发数据若有则写入SSIDR填充发送FIFO。清除中断标志通过读取SSIDR或写入SSIICR相应位。一个常见的避坑点接收FIFO超时中断RTIM。当总线空闲SSIClk停止一段时间后如果接收FIFO中还有数据未读就会产生此中断。这常用于检测一帧数据接收完成的场景。但超时时间取决于波特率需要根据实际情况判断是否启用此中断。5.3 常见问题排查与调试技巧在实际开发中SSI通信失败是常事。以下是我总结的排查清单按照从简到繁的顺序时钟与电源确认MCU和外设的供电正常系统时钟配置正确且SSI外设时钟已使能通过RCGC1寄存器。引脚配置这是最高频的错误原因务必用示波器或逻辑分析仪检查SSIClk,SSIFss,SSITx,SSIRx四个引脚是否有波形。如果没有首先检查GPIO的AFSEL和PCTL寄存器配置是否正确以及引脚方向DIR是否设置正确SSITx应为输出SSIRx应为输入。帧格式与相位用逻辑分析仪捕获波形对照外设数据手册检查SPO和SPH即SPI Mode是否完全匹配。这是通信成功的绝对前提。一个常见的现象是能发不能收或者收到的数据全是0xFF或0x00往往就是相位不对。波特率测量SSIClk的实际频率确认是否与预期一致。过高可能导致从设备采样失败过低则影响性能。确保满足主从模式下的最小系统时钟倍数要求。FIFO与中断如果使用中断检查中断是否正确启用、入口函数是否正确注册、在ISR中是否清除了中断标志。如果使用轮询检查是否在等待TNF标志时陷入死循环例如发送FIFO因某些原因一直满。硬件连接检查物理连线是否牢固是否有短路、虚焊。对于高速或长距离通信需考虑信号完整性问题可能需要在时钟和数据线上串联小电阻如22Ω-100Ω。从设备特定要求有些SPI设备在传输前后有特殊的时序要求例如片选SSIFss需要建立/保持时间或在两次传输间需要一定延时。仔细阅读外设的数据手册。调试利器——回环测试SSI模块内置了回环测试模式通过设置SSICR1的LBM位。在此模式下内部将SSITx与SSIRx短接。你可以通过自发自收来验证SSI模块本身的软件配置和基本功能是否正常这能有效隔离外部硬件问题。如果回环测试通过但连接外设失败那么问题大概率出在硬件连接或外设配置上。最后分享一个个人习惯在编写任何外设驱动时我都会先实现一个简单的寄存器读写测试函数例如尝试读写外设的ID寄存器。用这个最简单的交互来验证通信链路是否打通然后再去实现复杂的业务逻辑。对于SSI/SPI设备很多芯片都有只读的ID寄存器这是绝佳的“握手”测试点。
1. 同步串行接口SSI核心概念与设计思路在嵌入式系统开发中设备间的通信是构建复杂功能的基础。异步串口UART大家都很熟悉但它的效率受限于起始位和停止位且需要双方预先约定波特率在需要高速、可靠、尤其是与众多传感器、存储芯片、显示屏控制器通信时就显得力不从心了。这时同步串行接口Synchronous Serial Interface, SSI就成为了工程师工具箱里的利器。简单来说SSI是一种基于时钟信号同步的串行通信协议主设备产生时钟从设备根据这个时钟节拍来收发数据这就好比乐队指挥主设备打着拍子乐手从设备们严格按照拍子演奏保证了整体的协调和精准。SSI的技术价值在于其高度的灵活性和可靠性。它本质上是一个协议簇常具体表现为SPISerial Peripheral Interface但你也会在TI的芯片资料里看到它被直接称为SSI支持包括Freescale SPI、TI同步串行和MICROWIRE在内的多种帧格式。这种灵活性使得一颗微控制器MCU能够与市面上绝大多数采用同步串行协议的外设芯片“对话”。其核心优势是全双工或半双工通信、传输速率可编程、以及硬件FIFO缓冲支持这大大减轻了CPU的负担提升了系统实时性。以我过去调试一块搭载多颗传感器的电路板为例使用SSI同时读取陀螺仪和加速度计数据相比模拟I2C稳定性和速率都有质的飞跃。理解SSI关键在于抓住几个核心设计思路。首先是主从架构通信由主设备发起和控制从设备响应。其次是时钟同步所有数据传输都在主设备提供的时钟SSIClk边沿上进行这是“同步”二字的精髓也从根本上避免了异步通信的波特率偏差问题。最后是帧格式可配置性通过配置寄存器我们可以定义数据位宽4-16位、时钟极性与相位决定数据在时钟的哪个边沿采样从而适配不同外设的时序要求。接下来我们就以德州仪器TIStellaris LM3S2965微控制器中的SSI模块为蓝本拆解其内部机制与实战配置。2. SSI模块架构与核心功能解析Stellaris LM3S2965微控制器集成了两个独立的SSI模块SSI0和SSI1每个模块都是一个完整的主/从同步串行通信引擎。拿到一个外设模块我习惯先看它的“骨架图”也就是功能框图。这个框图清晰地展示了数据流和控制流的路径。模块的核心是一个并串/串并转换引擎负责将CPU写入的并行数据转换为串行比特流从SSITx引脚发出同时将SSIRx引脚收到的串行比特流转换为并行数据供CPU读取。为了提高效率避免CPU频繁被琐碎的单字节传输中断SSI模块在收发路径上分别集成了深度为8、宽度为16位的先进先出FIFO缓冲区。这意味着CPU可以一次性写入最多8个数据到发送FIFOSSI硬件会自动依次发送同样接收端可以连续存入8个数据等待CPU批量读取。这是提升吞吐量的关键设计。时钟系统是SSI的“心跳”。模块内部有一个可编程的时钟分频链由预分频器CPSDVSR和串行时钟速率分频器SCR两级构成。系统时钟FSysClk首先被一个2到254之间的偶数CPSDVSR分频然后再被1SCR分频最终产生驱动通信的串行时钟SSIClk。其计算公式为SSIClk FSysClk / (CPSDVSR * (1 SCR))。这种两级分频设计提供了非常精细的波特率调节能力。这里有一个重要的实操注意点在主机模式下系统时钟频率必须至少是SSIClk的两倍在从机模式下则要求至少12倍。如果配置的波特率不满足这个条件通信可能会不稳定或完全失败。我曾在一个项目中因为忽略了从机模式的这个12倍要求导致从设备数据采样错误排查了半天才发现是时钟配置过于极限。中断机制让SSI更“智能”。它可以产生四种中断发送FIFO服务中断例如发送FIFO空需要填充数据、接收FIFO服务中断例如接收FIFO达到预设的触发水平有数据可读、接收超时中断和接收溢出中断。所有中断在模块内部“或”在一起形成一个总的中断信号提交给NVIC嵌套向量中断控制器。开发者可以通过中断屏蔽寄存器灵活启用或禁用特定中断源从而编写高效的中断服务程序ISR来处理数据收发。3. 信号定义、帧格式与时序深度剖析3.1 物理信号与引脚复用SSI模块通过4个标准信号线与外部设备连接SSIClk串行时钟由主设备驱动为数据传输提供同步时钟。SSIFss帧选择信号在SPI和MICROWIRE模式下通常作为从设备片选Slave Select信号低电平有效。在TI同步串行模式下它作为帧同步脉冲。SSITx主机发送/从机接收主设备的输出、从设备的输入。SSIRx主机接收/从机发送主设备的输入、从设备的输出。重要提示在Stellaris系列MCU上除了SSI0的四个引脚在复位后默认为SSI功能外其他SSI信号线包括SSI1的全部引脚都复用在GPIO上。这意味着在初始化SSI模块之前必须通过配置GPIO复用功能选择寄存器GPIOAFSEL将对应引脚切换到SSI外设功能否则通信无法建立。这是新手最容易踩的坑之一——代码逻辑都对但引脚没配对量波形什么都没有。3.2 三大帧格式详解SSI支持三种帧格式通过控制寄存器SSICR0中的FRF帧格式字段选择。3.2.1 TI同步串行格式这是TI自家定义的格式。其最大特点是SSIFss信号在每个数据帧开始时会产生一个单时钟周期的高电平脉冲。在空闲状态SSIClk和SSIFss均为低SSITx为高阻态。一旦发送FIFO有数据SSIFss先拉高一个时钟周期随后在SSIClk的上升沿数据开始从SSITx移出。同时主从设备都在SSIClk的下降沿采样对方的数据。这种格式的时序非常规整适合对帧同步有严格要求的场景。3.2.2 Freescale SPI格式这是最通用、最常见的SPI模式。在此模式下SSIFss作为低有效的从设备片选信号在整帧数据传输期间保持低电平。SPI格式的灵活性体现在时钟极性CPOL或SPO和时钟相位CPHA或SPH可编程两者组合构成四种时序模式Mode 0-3。这是与各种SPI外设通信时必须严格匹配的参数。SPO时钟极性0 空闲时SSIClk为低电平1 空闲时SSIClk为高电平。SPH时钟相位0 数据在第一个时钟边沿采样1 数据在第二个时钟边沿采样。为了直观理解我们以最常见的SPI Mode 0和Mode 3为例对比其关键时序行为模式SPO (CPOL)SPH (CPHA)时钟空闲电平数据采样边沿数据变化边沿典型应用场景Mode 000低电平上升沿下降沿多数SPI Flash、SD卡Mode 311高电平下降沿上升沿某些型号的传感器Mode 0 (SPO0, SPH0)空闲时时钟线为低。片选SSIFss变低后经过半个时钟周期主设备数据出现在SSITx上。随后在时钟的第一个上升沿从设备采样主设备数据即MOSI主设备采样从设备数据即MISO。数据位在时钟下降沿切换。对于单次传输在最后一个位被采样后SSIFss在一个时钟周期后恢复高电平。对于连续传输SSIFss必须在每帧之间短暂拉高再拉低以通知从设备锁存数据这是因为当SPH0时从设备需要SSIFss的边沿来更新其移位寄存器。Mode 3 (SPO1, SPH1)空闲时时钟线为高。片选SSIFss变低后经过半个时钟周期收发双方数据就绪。随后在时钟的第一个下降沿双方开始采样数据。数据位在时钟上升沿切换。在此模式下无论是单次还是连续传输SSIFss在整个传输过程中都可以保持低电平因为SPH1时从设备在时钟边沿自动锁存数据。3.2.3 MICROWIRE格式这是一种半双工的主从消息传递协议。每次传输分为两个阶段首先主机发送一个8位的控制命令字随后从机在解码命令后返回4到16位的数据。因此一帧总长度为13到25位。在发送控制字阶段SSIRx线未被使用在接收数据阶段SSITx线保持为最后一位控制字的状态。这种格式常用于一些老式的串行EEPROM或专用传感器。需要特别注意在MICROWIRE从机模式下SSIFss信号相对于SSIClk的建立时间和保持时间有严格要求见图13-12这在设计硬件或使用长线缆时需要仔细考量。4. SSI模块的初始化与配置实战理论清晰后配置寄存器就是“按图索骥”。SSI的寄存器映射相对简洁主要围绕控制、状态和数据交换。以下是关键寄存器速览寄存器名称偏移地址主要功能描述SSICR00x000核心控制寄存器0配置数据位宽(DSS)、帧格式(FRF)、时钟相位/极性(SPH/SPO)、串行时钟分频系数(SCR)。SSICR10x004核心控制寄存器1总使能(SSE)、主从模式选择(MS)、回环测试模式(LBM)等。SSIDR0x008数据寄存器读写此寄存器即访问发送/接收FIFO。SSISR0x00C状态寄存器查询发送FIFO空(TFE)、接收FIFO满(RFF)、忙标志(BSY)等。SSICPSR0x010时钟预分频寄存器设置CPSDVSR值2-254的偶数。SSIIM/SSIRIS/SSIMIS0x014/0x018/0x01C中断管理寄存器组分别用于屏蔽中断、查看原始中断状态、查看已屏蔽的中断状态。4.1 标准初始化流程配置SSI必须遵循一个严格的顺序否则可能导致配置不生效或通信异常。以下是通用的初始化步骤禁用SSI模块在修改任何关键配置SSICR0,SSICPSR,SSICR1的主从模式位前必须先将SSICR1寄存器中的SSESSI Enable位清零。硬件要求这样做以确保配置的原子性。配置GPIO引脚复用将所用SSIClk,SSIFss,SSITx,SSIRx对应的GPIO引脚通过GPIOAFSEL寄存器设置为外设功能。设置主从模式向SSICR1寄存器写入相应值。主机模式0x0000.0000从机模式输出使能0x0000.0004从机模式输出禁用0x0000.000C配置时钟预分频根据目标波特率和系统时钟计算并写入SSICPSR寄存器。切记该值必须是2到254之间的偶数。配置SSICR0寄存器这是最核心的一步需要计算并组合多个字段。DSS数据位选择设置数据帧长度4-16位。例如8位数据对应DSS 0x7。FRF帧格式0x0为TI同步串行0x1为Freescale SPI0x2为MICROWIRE。SPO和SPH根据外设数据手册要求设置时钟极性和相位。SCR串行时钟速率根据波特率计算公式SCR (FSysClk / (CPSDVSR * Fssiclk)) - 1计算得出。使能SSI模块将SSICR1寄存器中的SSE位置1模块开始工作。4.2 配置实例实现1Mbps SPI Master (Mode 3)假设我们需要将SSI0配置为SPI主机模式为Mode 3SPO1, SPH1波特率1 Mbps传输8位数据系统时钟为20 MHz。第一步计算分频参数根据公式Fssiclk FSysClk / (CPSDVSR * (1 SCR))代入1e6 20e6 / (CPSDVSR * (1 SCR))为了得到整数分频我们尝试让CPSDVSR 2取最小偶数。 则1 SCR 20e6 / (2 * 1e6) 10所以SCR 9验证20e6 / (2 * (19)) 1e6符合要求。第二步组合SSICR0寄存器值DSS 0x7(8位数据):DSS字段位于[3:0]值为0x7。FRF 0x1(Freescale SPI):FRF字段位于[5:4]值为0x1左移4位后为0x10。SPO 1:SPO位是第6位值为0x40。SPH 1:SPH位是第7位值为0x80。SCR 9:SCR字段位于[15:8]值为0x9左移8位后为0x900。 将这些值相加0x7 0x10 0x40 0x80 0x900 0x9C7。 因此SSICR0应写入0x000009C7。第三步编写初始化代码C语言示例// 假设系统时钟和外设时钟已正确配置 void SSI0_Master_Init(void) { // 1. 禁用SSI模块 (SSICR1.SSE 0) HWREG(SSI0_BASE SSI_O_CR1) 0x00000000; // 2. 配置GPIO引脚复用 (以PA2-PA5为例具体需查数据手册) // HWREG(GPIO_PORTA_BASE GPIO_O_AFSEL) | 0x3C; // 使能PA2-PA5的复用功能 // HWREG(GPIO_PORTA_BASE GPIO_O_PCTL) ...; // 将PA2-PA5映射到SSI0功能 // 3. 设置为主机模式 (SSICR1 0x0) HWREG(SSI0_BASE SSI_O_CR1) 0x00000000; // 此步骤已在第1步完成可省略 // 4. 配置时钟预分频器 CPSDVSR 2 HWREG(SSI0_BASE SSI_O_CPSR) 0x00000002; // 5. 配置SSICR0寄存器 HWREG(SSI0_BASE SSI_O_CR0) 0x000009C7; // DSS8-bit, FRFSPI, SPO1, SPH1, SCR9 // 6. 使能SSI模块 (SSICR1.SSE 1) HWREG(SSI0_BASE SSI_O_CR1) | SSI_CR1_SSE; }关键操作心得在写入SSICR0这种复合寄存器时最稳妥的做法是像上面一样直接计算好整体值写入而不是先读后改Read-Modify-Write。因为某些位可能是只读或敏感的读-改-写操作可能意外改变它们。特别是在使用库函数进行位操作时务必确认函数内部实现是否安全。5. FIFO操作、中断与数据收发实践5.1 FIFO操作机制与状态查询SSI的8级FIFO是提升效率的关键。发送时只要发送FIFO未满TNF位为1CPU就可以持续写入SSIDR寄存器。硬件会自动将数据移出发送。接收时只要接收FIFO非空RNE位为1CPU就可以读取SSIDR寄存器获取数据。状态寄存器SSISR是我们轮询操作的重要依据TFE发送FIFO空为1时表示发送FIFO完全空。可用于判断一帧数据是否完全发送完毕。TNF发送FIFO未满为1时表示还可以向发送FIFO写入数据。这是写入前必查的标志。RNE接收FIFO非空为1时表示接收FIFO中有数据可读。这是读取前必查的标志。RFF接收FIFO满为1时表示接收FIFO已满。如果此时再收到数据会发生溢出错误。BSY忙为1时表示SSI正在发送或接收数据。在关闭模块或修改关键配置前应等待此位为0。一个简单的阻塞式发送函数示例如下void SSI_SendData(uint32_t ui32Base, uint16_t ui16Data) { // 等待发送FIFO有空间 while((HWREG(ui32Base SSI_O_SR) SSI_SR_TNF) 0) { // 可选加入超时机制防止死循环 } // 写入数据 HWREG(ui32Base SSI_O_DR) ui16Data; }5.2 中断驱动数据收发对于高效或实时性要求高的应用应使用中断。SSI的中断源可通过SSIIM寄存器独立屏蔽。典型的中断驱动收发流程初始化中断配置NVIC启用SSI中断通道。使能所需中断例如使能接收FIFO超半满中断RXIM和发送FIFO空中断TXIM。在中断服务程序ISR中读取SSIMIS寄存器判断具体中断源。如果是接收中断则循环读取SSIDR直到接收FIFO为空。如果是发送中断则检查应用层是否有待发数据若有则写入SSIDR填充发送FIFO。清除中断标志通过读取SSIDR或写入SSIICR相应位。一个常见的避坑点接收FIFO超时中断RTIM。当总线空闲SSIClk停止一段时间后如果接收FIFO中还有数据未读就会产生此中断。这常用于检测一帧数据接收完成的场景。但超时时间取决于波特率需要根据实际情况判断是否启用此中断。5.3 常见问题排查与调试技巧在实际开发中SSI通信失败是常事。以下是我总结的排查清单按照从简到繁的顺序时钟与电源确认MCU和外设的供电正常系统时钟配置正确且SSI外设时钟已使能通过RCGC1寄存器。引脚配置这是最高频的错误原因务必用示波器或逻辑分析仪检查SSIClk,SSIFss,SSITx,SSIRx四个引脚是否有波形。如果没有首先检查GPIO的AFSEL和PCTL寄存器配置是否正确以及引脚方向DIR是否设置正确SSITx应为输出SSIRx应为输入。帧格式与相位用逻辑分析仪捕获波形对照外设数据手册检查SPO和SPH即SPI Mode是否完全匹配。这是通信成功的绝对前提。一个常见的现象是能发不能收或者收到的数据全是0xFF或0x00往往就是相位不对。波特率测量SSIClk的实际频率确认是否与预期一致。过高可能导致从设备采样失败过低则影响性能。确保满足主从模式下的最小系统时钟倍数要求。FIFO与中断如果使用中断检查中断是否正确启用、入口函数是否正确注册、在ISR中是否清除了中断标志。如果使用轮询检查是否在等待TNF标志时陷入死循环例如发送FIFO因某些原因一直满。硬件连接检查物理连线是否牢固是否有短路、虚焊。对于高速或长距离通信需考虑信号完整性问题可能需要在时钟和数据线上串联小电阻如22Ω-100Ω。从设备特定要求有些SPI设备在传输前后有特殊的时序要求例如片选SSIFss需要建立/保持时间或在两次传输间需要一定延时。仔细阅读外设的数据手册。调试利器——回环测试SSI模块内置了回环测试模式通过设置SSICR1的LBM位。在此模式下内部将SSITx与SSIRx短接。你可以通过自发自收来验证SSI模块本身的软件配置和基本功能是否正常这能有效隔离外部硬件问题。如果回环测试通过但连接外设失败那么问题大概率出在硬件连接或外设配置上。最后分享一个个人习惯在编写任何外设驱动时我都会先实现一个简单的寄存器读写测试函数例如尝试读写外设的ID寄存器。用这个最简单的交互来验证通信链路是否打通然后再去实现复杂的业务逻辑。对于SSI/SPI设备很多芯片都有只读的ID寄存器这是绝佳的“握手”测试点。
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