1. ARM926EJ-S处理器嵌入式领域的经典计算核心在嵌入式系统开发领域尤其是那些对成本、功耗和实时性有严苛要求的工业控制、消费电子和网络设备中选择一颗合适的处理器核心是项目成败的关键。从业十几年我经手过不少基于ARM架构的项目而ARM9系列特别是ARM926EJ-S绝对算得上是“老兵”中的常青树。它可能没有Cortex-A系列那么高的主频和炫酷的多核特性但其稳定、可靠、易于掌控的特性使其在大量成熟且对成本敏感的产品中依然占据着重要地位。AM1806这颗由德州仪器TI推出的SoC其心脏正是一颗ARM926EJ-S。它不仅仅是一个CPU更是一个完整的子系统包含了缓存、内存管理单元MMU、总线接口以及专用的内部存储器。理解这个子系统是驾驭整个AM1806芯片、进行底层驱动开发、操作系统移植乃至性能优化的基础。本文将带你深入ARM926EJ-S的内核从指令集、内存管理一直剖析到它与SoC内其他模块如何高效协同工作其中会穿插大量实际调试和配置中的“干货”与“避坑指南”。2. ARM926EJ-S核心架构深度解析ARM926EJ-S属于ARMv5TEJ架构的处理器是ARM9家族的代表。它的设计目标非常明确在有限的硅片面积和功耗预算下为运行多任务操作系统如Linux、Windows CE提供足够的性能支撑。其“哈佛架构”设计——即指令和数据拥有独立的总线和缓存是它高效执行的关键。2.1 核心组件与总线接口ARM926EJ-S核心子系统是一个高度集成的模块其组成远不止一个算术逻辑单元ALU。我们可以将其拆解为几个关键部分整数核心ARM9EJ-S Core这是执行指令的引擎采用5级流水线取指、译码、执行、存储/写回支持ARM和Thumb指令集并包含了用于Java字节码加速的Jazelle技术硬件扩展。内存管理单元MMU这是运行现代操作系统的基石。它负责将程序使用的“虚拟地址”转换为实际的“物理地址”同时进行内存访问权限检查。AM1806的MMU支持1MB段、64KB大页、4KB小页和1KB微页多种页面大小提供了极大的灵活性。缓存与写缓冲区指令缓存I-Cache16KB4路组相联。用于缓存频繁执行的指令极大减少从低速外部存储器取指的开销。数据缓存D-Cache16KB4路组相联。支持“写通”和“写回”两种策略可由MMU按内存区域配置。写回策略能显著提升对同一地址多次写入的性能。写缓冲区包含一个16字64字节的数据缓冲区和4个地址缓冲区。当CPU向可缓存或缓冲区使能的内存区域写入数据时数据会先进入写缓冲区CPU无需等待实际写入内存完成即可继续执行从而隐藏存储延迟。协处理器15CP15这是程序员控制核心功能的关键接口。通过MRC从协处理器读到ARM寄存器和MCR从ARM寄存器写到协处理器指令在特权模式下如SVC、SYS可以配置和控制MMU、缓存、TCM尽管AM1806未实现TCM以及系统功能。AHB总线接口ARM926EJ-S通过两个独立的AMBA AHB总线与外界通信——一个用于指令取指I-AHB一个用于数据访问D-AHB。这种分离进一步避免了指令和数据流在总线上的竞争。在AM1806中这两个接口最终连接到SoC内部的交换中心资源SCR网络。实操心得在启动代码或Bootloader中最早需要操作的往往就是CP15。例如在使能MMU或缓存之前必须无效化Invalidate整个TLB和缓存否则可能因为缓存中残留的旧地址映射或数据导致程序跑飞。一个常见的操作序列是关闭MMU和缓存 - 无效化TLB - 无效化I-Cache和D-Cache - 配置页表 - 使能MMU和缓存。2.2 操作状态与处理器模式理解处理器的“状态”和“模式”是理解其异常处理和系统调度的前提。ARM状态与Thumb状态这是指令集宽度状态。ARM状态执行32位定长指令性能高Thumb状态执行16位定长指令代码密度高通常能减少30%以上。使用BX或BLX指令目标地址最低位为1可在两种状态间切换。在实际项目中我们通常用Thumb状态编译大部分应用代码以节省Flash空间而用ARM状态编译对性能敏感的中断服务例程或关键算法循环。处理器模式ARM有7种运行模式不同模式拥有独立的堆栈指针SP和部分备份寄存器如R13, R14这为操作系统提供了硬件级的隔离和保护。用户模式USR非特权模式运行普通应用程序。特权模式包括系统模式SYS、管理模式SVC、中断模式IRQ、快速中断模式FIQ、中止模式ABT和未定义模式UND。这些模式可以访问所有系统资源执行特权指令如操作CP15。上电或复位后处理器进入管理模式SVC。应用程序通过发起“软件中断SWI”或使用“SVC”指令来触发异常从而陷入内核态SVC模式以请求操作系统服务。注意事项FIQ模式有5个额外的私有寄存器R8_fiq-R12_fiq这允许FIQ中断处理程序在进入时无需保存这些寄存器从而实现了极低延迟的中断响应。在设计实时性要求极高的系统时应将最紧急、最频繁的中断分配给FIQ。IRQ则用于一般中断。2.3 异常与中断向量表当发生异常如中断、非法指令、内存访问错误时处理器会强制跳转到固定的内存地址执行这些地址构成了“异常向量表”。ARM926EJ-S的异常优先级从高到低为复位 数据中止 FIQ IRQ 预取指中止 未定义指令 SWI。在AM1806中通过配置CP15的c1寄存器将VINITHI信号置为高使得异常向量表基地址位于0xFFFF0000。这个地址映射到了ARM内部的8KB RAM起始处。这是一个非常重要的设计细节这意味着在系统启动初期你需要将异常向量表通常是一系列跳转指令LDR PC, Handler_XXX拷贝或编程到这个RAM区域。表ARM异常向量表VINITHI1时基地址为0xFFFF0000偏移地址异常类型进入模式I位状态F位状态典型处理内容0x00复位ResetSVC1禁用1禁用初始化堆栈、CP15、时钟、内存控制器跳转到C入口0x04未定义指令UND1不变报告错误或进行指令模拟如软件浮点0x08软件中断SWISVC1不变系统调用入口根据SWI号提供内核服务0x0C预取指中止ABT1不变处理指令取指失败如MMU权限错误0x10数据中止ABT1不变处理数据访问失败如MMU权限错误、总线错误0x14保留———通常放置一条死循环指令B .以防误跳转0x18普通中断IRQIRQ1不变通用外设中断服务例程分发入口0x1C快速中断FIQFIQ11高优先级、低延迟中断服务通常处理定时器或通信避坑指南在编写启动代码时务必确保在使能任何中断清除CPSR的I/F位之前正确的异常处理程序地址已经就位于向量表中。否则一旦发生中断PC会跳转到一个未初始化的地址导致系统立即崩溃。此外向量表中的每条指令恰好占4字节所以通常是一条跳转指令。在RAM中设置向量表比在ROM中更灵活因为允许动态修改。3. 内存管理单元MMU与地址转换实战MMU是现代操作系统的守护神。它主要完成两项工作地址翻译和访问保护。对于运行Linux这类操作系统MMU是必须开启的。3.1 地址转换流程与TLBARM926EJ-S的MMU采用两级页表转换。CPU核心发出的是虚拟地址VAMMU将其转换为修改后的虚拟地址MVA主要用于缓存查找Cache使用MVA作为索引和标签。最后MMU通过查询页表将MVA转换为物理地址PA用于访问实际的内存或外设。转换过程简述CPU发出虚拟地址VA。VA被转换为MVA对于单任务系统通常MVAVA。MMU用MVA查询TLB快表。TLB是页表项PTE的缓存命中则直接获得物理地址和权限信息。若TLB未命中则MMU启动“页表遍历”硬件过程从内存中的两级页表里查找对应的PTE将其加载到TLB并完成转换。根据PTE中的权限位AP和域Domain设置检查此次访问是否合法。若非法则触发“预取指中止”或“数据中止”异常。若合法则发出物理地址PA进行访问。TLB管理TLB是性能关键。ARM926EJ-S提供通过CP15寄存器c8来管理TLB的指令Invalidate Entire TLB使整个TLB失效。通常在修改页表如创建新映射、修改权限后必须执行。Invalidate TLB Entry by MVA根据MVA使特定的TLB条目失效更精细。Lockdown通过CP15寄存器c10可以将关键的TLB条目锁定防止被换出保证实时性。3.2 页表配置与内存属性页表条目PTE不仅包含物理页帧号还定义了内存区域的属性这对缓存和缓冲行为有决定性影响C位Cachable和B位BufferableC1, B1Write-Back模式。写入操作先到D-Cache仅当缓存行被替换时才写回内存。性能最高。C1, B0Write-Through模式。写入同时更新D-Cache和内存。保证一致性性能稍低。C0, B1Non-cachable but Bufferable。数据不缓存但可进入写缓冲区。适用于外设寄存器映射的内存区域如UART的TX寄存器写入可以缓冲以提高效率。C0, B0Strongly-ordered。数据不缓存也不缓冲访问严格按程序顺序执行。用于必须立即生效的硬件控制寄存器。实操心得在配置AM1806的内存映射时需要特别注意不同内存区域的C/B位设置。例如片上RAM0x8000 0000通常设置为C1,B1Write-Back以获得最佳性能。DDR2 SDRAM0xC000 0000同样设置为C1,B1。外设寄存器区域如0x01C0 0000开始的CFG空间必须设置为C0, B0或C0, B1。绝对不能设置为可缓存否则对寄存器的读写可能被缓存或合并导致无法正确控制硬件引发难以调试的时序错误。EMIFA/NOR Flash如果从XIP就地执行则指令区域C1,B0数据区域C0,B1。如果只是存储数据则C0,B1。4. 缓存与写缓冲区机制详解缓存是弥补CPU与主存速度差距的关键。ARM926EJ-S的16KB I-Cache和D-Cache采用4路组相联结构行大小为8字32字节。4.1 缓存工作模式与维护I-Cache通常是只读的工作在“直读”模式。当CPU取指未命中时缓存控制器会从内存读取一整行32字节填充缓存。D-Cache支持两种策略由MMU页表项的C/B位控制Write-Through写命中时同时更新缓存和主存写未命中时可能采用“写分配”或“写不分配”策略通常由CP15配置。Write-Back写命中时只更新缓存并将该行标记为“脏”Dirty写未命中时通常采用“写分配”策略即先加载整行到缓存再修改。当脏行需要被替换时才写回主存。缓存一致性维护是嵌入式开发中的难点。在以下场景必须手动管理缓存DMA操作当外设如EDMA3直接与内存交换数据而该内存区域是可缓存的时就会出现问题。CPU可能只在缓存中有数据的最新副本而DMA从内存读到的是旧数据或者DMA将新数据写入内存但CPU缓存中的是旧数据。解决方案是在DMA读取前清理Clean对应内存区域的D-Cache将脏数据写回内存在DMA写入后无效化Invalidate对应区域的D-Cache迫使CPU从内存重新读取。自修改代码如果程序修改了正在执行的指令如JIT编译需要先清理D-Cache确保修改写回内存然后无效化I-Cache最后执行一条ISB指令同步屏障指令。启动初期在使能缓存前必须无效化整个I-Cache和D-Cache。CP15提供了丰富的缓存维护指令通过c7寄存器操作可以按虚拟地址VA或组/路索引来清理和无效化缓存非常灵活。4.2 写缓冲区策略写缓冲区对于提升写性能至关重要。它像一个先进先出的队列CPU可以快速将写数据提交给它然后继续执行由写缓冲区负责在后台完成对内存或外设的实际写入。对于可缓存、可缓冲的写回区域写操作先进入D-Cache。当缓存行被替换时整行数据如果脏了才进入写缓冲区最终写回内存。对于不可缓存但可缓冲的区域如某些外设每次写操作直接进入写缓冲区。对于强序区域写操作绕过写缓冲区直接访问总线。常见问题排查如果你发现对某个外设寄存器的写入操作似乎“延迟”了或者顺序不对首先要检查该内存区域的B位是否被错误地设为0强序或者该外设总线本身是否不支持写缓冲。在某些对时序极其敏感的操作中如先写命令寄存器再写数据寄存器可能需要在两次写操作之间插入DSB数据同步屏障指令强制清空写缓冲区确保前一次写完成后再进行下一次。5. AM1806系统互联与内存空间规划AM1806是一个复杂的SoCARM926EJ-S作为主控核心需要通过高效、有序的互联结构与众多外设和存储资源通信。其核心是交换中心资源SCR网络。5.1 系统互联矩阵解析AM1806的互联结构是一种多层的交叉开关Crossbar网络允许多个主设备Master并发地访问不同的从设备Slave极大提升了系统整体带宽并降低了延迟。主设备Master能够主动发起读写交易的模块。包括ARM通过I/D AHB、两个EDMA3控制器共3个传输控制器TC、HPI、LCD控制器、PRU子系统、USB2.0、uPP、VPIF等。从设备Slave被动响应读写请求的模块。主要是各种存储器和外设寄存器如ARM内部RAM/ROM、128KB共享RAM、DDR2控制器、EMIFA接口以及所有外设如UART、SPI、I2C等的配置寄存器组。表AM1806主要主设备访问权限简表基于典型配置主设备ARM RAM/ROM128KB RAMDDR2EMIFA外设组 (CFG)ARM (I/D)✓✓✓✓✓EDMA3_0_TC0/TC1✗✓✓✓✓EDMA3_1_TC0✗✓✓✓✓PRU0/PRU1✓✓✓✓✓HPI✗✓✓✓✓ (部分)USB2.0, uPP, VPIF✗✓✓✗✗LCDC✗✓✓✗✗从上表可以看出ARM内部RAM/ROM是私有的只有ARM核心和PRU可以访问这为Bootloader和关键中断向量表提供了安全空间。128KB片上RAM和DDR2是共享资源几乎所有主设备都能访问是数据交换的主要舞台。EDMA3是数据搬运的引擎它可以高效地在内存与外设间、内存与内存间传输数据解放CPU。某些高速外设如USB、uPP的DMA只能访问共享RAM和DDR2不能直接访问低速的EMIFA或外设配置总线这符合其高带宽特性。5.2 统一内存映射与地址空间AM1806采用统一的内存映射即从所有主设备的视角看系统中每个物理资源内存、外设都出现在一个固定的、统一的地址范围内。这极大简化了软件编程。关键内存区域划分举例0x0000 0000 - 0x01BF FFFF: 通常未使用或保留。注意ARM的VINITHI复位后为1向量表在0xFFFF0000而非0x00000000。0x01C0 0000 - 0x01FF FFFF:外设配置空间CFG。所有外设如UART、SPI、Timer、PLL等的寄存器都映射到这个区域。访问这些地址就是读写外设寄存器。0x8000 0000 - 0x8001 FFFF:ARM内部8KB RAM。通常用于存放异常向量表和关键的栈或数据。0x8002 0000 - 0x8003 FFFF:ARM内部64KB ROM。可能存放TI的Bootloader或安全启动代码。0x8000 0000 - 0x8001 FFFF(另一视图):128KB共享片上RAM。这是一个独立的物理内存地址可能与ARM内部RAM重叠或相邻具体需查数据手册。它是系统中性能最高的内存常被用作关键数据缓冲区或实时任务栈。0xC000 0000 - 0xDFFF FFFF:DDR2/mDDR SDRAM控制器映射区域。这是主程序运行和数据存储的主要区域。0xE000 0000 - 0xE00F FFFF:EMIFA接口映射区域。连接外部NOR Flash、NAND Flash或异步SRAM。配置要点在编写链接脚本Linker Script时必须根据这个内存映射来规划代码和数据的存放位置。例如.text代码段通常放在DDR2中.data初始化数据和.bss未初始化数据也放在DDR2而中断栈或需要极快访问的数据可以放到128KB共享RAM中。Bootloader的初始阶段代码可能需要链接到内部RAM执行。6. 内存保护单元MPU的应用与配置在复杂的多主设备系统中防止一个失控的主设备如某个DMA引擎或协处理器错误地覆盖关键内存区域至关重要。AM1806集成了两个MPUMPU1保护128KB共享RAMMPU2保护DDR2区域。6.1 MPU工作原理MPU不像MMU那样使用页表它通过一组可编程的地址范围寄存器和属性寄存器来工作。每个范围可以设置起始地址和结束地址定义受保护的内存区域。允许的访问者IDAIDAM1806的每个主设备都有一个固定的“特权ID”见输入材料表5-3。例如ARM的ID是0HPI的ID是3。在MPPA寄存器中可以为每个范围设置一个位图指定哪些ID可以访问。访问权限针对“超级用户”和“用户”模式独立设置读R、写W、执行X权限。当一个主设备发起访问时MPU会检查地址落在哪个或哪些范围内然后检查该主设备的ID是否在允许列表中最后检查访问类型是否符合权限。任何一步失败都会触发保护错误中断MPU_PROT_ERR_INT或地址错误中断MPU_ADDR_ERR_INT并记录违规的详细信息地址、ID、操作类型。6.2 实战配置示例假设在一个系统中我们需要保护一段位于DDR2中、用于关键通信数据的区域0xC1000000 - 0xC100FFFF只允许ARM核心ID0和EDMA3_0_TC0ID继承自其CC进行读写不允许任何设备执行代码且不允许HPIID3访问。配置MPU2保护DDR2的步骤可能如下选择一个可编程范围例如范围0。设置范围起始地址寄存器MPSAR0为0xC1000000。设置范围结束地址寄存器MPEAR0为0xC100FFFF。配置内存保护页属性寄存器MPPA0AID0位对应ARM置1。AID?位对应EDMA3_0_CC0/TC0需查手册确定具体位置1。AID3位对应HPI清0。SR超级用户读和SW超级用户写置1。SX超级用户执行、UR、UW、UX全部清0。使能MPU2。这样如果HPI试图访问该区域或者任何设备试图从该区域取指MPU都会立即产生中断系统可以在中断服务程序中记录错误、复位外设或采取其他安全措施。重要提示MPU的配置通常在系统初始化早期、使能任何DMA引擎之前完成。它是对系统稳定性的最后一道硬件防线。在调试DMA相关的内存覆盖问题时如果怀疑是非法访问配置MPU来监控可疑区域是非常有效的定位手段。同时要留意MPU的粒度MPU1为1KBMPU2为64KB确保保护范围对齐。
1. ARM926EJ-S处理器嵌入式领域的经典计算核心在嵌入式系统开发领域尤其是那些对成本、功耗和实时性有严苛要求的工业控制、消费电子和网络设备中选择一颗合适的处理器核心是项目成败的关键。从业十几年我经手过不少基于ARM架构的项目而ARM9系列特别是ARM926EJ-S绝对算得上是“老兵”中的常青树。它可能没有Cortex-A系列那么高的主频和炫酷的多核特性但其稳定、可靠、易于掌控的特性使其在大量成熟且对成本敏感的产品中依然占据着重要地位。AM1806这颗由德州仪器TI推出的SoC其心脏正是一颗ARM926EJ-S。它不仅仅是一个CPU更是一个完整的子系统包含了缓存、内存管理单元MMU、总线接口以及专用的内部存储器。理解这个子系统是驾驭整个AM1806芯片、进行底层驱动开发、操作系统移植乃至性能优化的基础。本文将带你深入ARM926EJ-S的内核从指令集、内存管理一直剖析到它与SoC内其他模块如何高效协同工作其中会穿插大量实际调试和配置中的“干货”与“避坑指南”。2. ARM926EJ-S核心架构深度解析ARM926EJ-S属于ARMv5TEJ架构的处理器是ARM9家族的代表。它的设计目标非常明确在有限的硅片面积和功耗预算下为运行多任务操作系统如Linux、Windows CE提供足够的性能支撑。其“哈佛架构”设计——即指令和数据拥有独立的总线和缓存是它高效执行的关键。2.1 核心组件与总线接口ARM926EJ-S核心子系统是一个高度集成的模块其组成远不止一个算术逻辑单元ALU。我们可以将其拆解为几个关键部分整数核心ARM9EJ-S Core这是执行指令的引擎采用5级流水线取指、译码、执行、存储/写回支持ARM和Thumb指令集并包含了用于Java字节码加速的Jazelle技术硬件扩展。内存管理单元MMU这是运行现代操作系统的基石。它负责将程序使用的“虚拟地址”转换为实际的“物理地址”同时进行内存访问权限检查。AM1806的MMU支持1MB段、64KB大页、4KB小页和1KB微页多种页面大小提供了极大的灵活性。缓存与写缓冲区指令缓存I-Cache16KB4路组相联。用于缓存频繁执行的指令极大减少从低速外部存储器取指的开销。数据缓存D-Cache16KB4路组相联。支持“写通”和“写回”两种策略可由MMU按内存区域配置。写回策略能显著提升对同一地址多次写入的性能。写缓冲区包含一个16字64字节的数据缓冲区和4个地址缓冲区。当CPU向可缓存或缓冲区使能的内存区域写入数据时数据会先进入写缓冲区CPU无需等待实际写入内存完成即可继续执行从而隐藏存储延迟。协处理器15CP15这是程序员控制核心功能的关键接口。通过MRC从协处理器读到ARM寄存器和MCR从ARM寄存器写到协处理器指令在特权模式下如SVC、SYS可以配置和控制MMU、缓存、TCM尽管AM1806未实现TCM以及系统功能。AHB总线接口ARM926EJ-S通过两个独立的AMBA AHB总线与外界通信——一个用于指令取指I-AHB一个用于数据访问D-AHB。这种分离进一步避免了指令和数据流在总线上的竞争。在AM1806中这两个接口最终连接到SoC内部的交换中心资源SCR网络。实操心得在启动代码或Bootloader中最早需要操作的往往就是CP15。例如在使能MMU或缓存之前必须无效化Invalidate整个TLB和缓存否则可能因为缓存中残留的旧地址映射或数据导致程序跑飞。一个常见的操作序列是关闭MMU和缓存 - 无效化TLB - 无效化I-Cache和D-Cache - 配置页表 - 使能MMU和缓存。2.2 操作状态与处理器模式理解处理器的“状态”和“模式”是理解其异常处理和系统调度的前提。ARM状态与Thumb状态这是指令集宽度状态。ARM状态执行32位定长指令性能高Thumb状态执行16位定长指令代码密度高通常能减少30%以上。使用BX或BLX指令目标地址最低位为1可在两种状态间切换。在实际项目中我们通常用Thumb状态编译大部分应用代码以节省Flash空间而用ARM状态编译对性能敏感的中断服务例程或关键算法循环。处理器模式ARM有7种运行模式不同模式拥有独立的堆栈指针SP和部分备份寄存器如R13, R14这为操作系统提供了硬件级的隔离和保护。用户模式USR非特权模式运行普通应用程序。特权模式包括系统模式SYS、管理模式SVC、中断模式IRQ、快速中断模式FIQ、中止模式ABT和未定义模式UND。这些模式可以访问所有系统资源执行特权指令如操作CP15。上电或复位后处理器进入管理模式SVC。应用程序通过发起“软件中断SWI”或使用“SVC”指令来触发异常从而陷入内核态SVC模式以请求操作系统服务。注意事项FIQ模式有5个额外的私有寄存器R8_fiq-R12_fiq这允许FIQ中断处理程序在进入时无需保存这些寄存器从而实现了极低延迟的中断响应。在设计实时性要求极高的系统时应将最紧急、最频繁的中断分配给FIQ。IRQ则用于一般中断。2.3 异常与中断向量表当发生异常如中断、非法指令、内存访问错误时处理器会强制跳转到固定的内存地址执行这些地址构成了“异常向量表”。ARM926EJ-S的异常优先级从高到低为复位 数据中止 FIQ IRQ 预取指中止 未定义指令 SWI。在AM1806中通过配置CP15的c1寄存器将VINITHI信号置为高使得异常向量表基地址位于0xFFFF0000。这个地址映射到了ARM内部的8KB RAM起始处。这是一个非常重要的设计细节这意味着在系统启动初期你需要将异常向量表通常是一系列跳转指令LDR PC, Handler_XXX拷贝或编程到这个RAM区域。表ARM异常向量表VINITHI1时基地址为0xFFFF0000偏移地址异常类型进入模式I位状态F位状态典型处理内容0x00复位ResetSVC1禁用1禁用初始化堆栈、CP15、时钟、内存控制器跳转到C入口0x04未定义指令UND1不变报告错误或进行指令模拟如软件浮点0x08软件中断SWISVC1不变系统调用入口根据SWI号提供内核服务0x0C预取指中止ABT1不变处理指令取指失败如MMU权限错误0x10数据中止ABT1不变处理数据访问失败如MMU权限错误、总线错误0x14保留———通常放置一条死循环指令B .以防误跳转0x18普通中断IRQIRQ1不变通用外设中断服务例程分发入口0x1C快速中断FIQFIQ11高优先级、低延迟中断服务通常处理定时器或通信避坑指南在编写启动代码时务必确保在使能任何中断清除CPSR的I/F位之前正确的异常处理程序地址已经就位于向量表中。否则一旦发生中断PC会跳转到一个未初始化的地址导致系统立即崩溃。此外向量表中的每条指令恰好占4字节所以通常是一条跳转指令。在RAM中设置向量表比在ROM中更灵活因为允许动态修改。3. 内存管理单元MMU与地址转换实战MMU是现代操作系统的守护神。它主要完成两项工作地址翻译和访问保护。对于运行Linux这类操作系统MMU是必须开启的。3.1 地址转换流程与TLBARM926EJ-S的MMU采用两级页表转换。CPU核心发出的是虚拟地址VAMMU将其转换为修改后的虚拟地址MVA主要用于缓存查找Cache使用MVA作为索引和标签。最后MMU通过查询页表将MVA转换为物理地址PA用于访问实际的内存或外设。转换过程简述CPU发出虚拟地址VA。VA被转换为MVA对于单任务系统通常MVAVA。MMU用MVA查询TLB快表。TLB是页表项PTE的缓存命中则直接获得物理地址和权限信息。若TLB未命中则MMU启动“页表遍历”硬件过程从内存中的两级页表里查找对应的PTE将其加载到TLB并完成转换。根据PTE中的权限位AP和域Domain设置检查此次访问是否合法。若非法则触发“预取指中止”或“数据中止”异常。若合法则发出物理地址PA进行访问。TLB管理TLB是性能关键。ARM926EJ-S提供通过CP15寄存器c8来管理TLB的指令Invalidate Entire TLB使整个TLB失效。通常在修改页表如创建新映射、修改权限后必须执行。Invalidate TLB Entry by MVA根据MVA使特定的TLB条目失效更精细。Lockdown通过CP15寄存器c10可以将关键的TLB条目锁定防止被换出保证实时性。3.2 页表配置与内存属性页表条目PTE不仅包含物理页帧号还定义了内存区域的属性这对缓存和缓冲行为有决定性影响C位Cachable和B位BufferableC1, B1Write-Back模式。写入操作先到D-Cache仅当缓存行被替换时才写回内存。性能最高。C1, B0Write-Through模式。写入同时更新D-Cache和内存。保证一致性性能稍低。C0, B1Non-cachable but Bufferable。数据不缓存但可进入写缓冲区。适用于外设寄存器映射的内存区域如UART的TX寄存器写入可以缓冲以提高效率。C0, B0Strongly-ordered。数据不缓存也不缓冲访问严格按程序顺序执行。用于必须立即生效的硬件控制寄存器。实操心得在配置AM1806的内存映射时需要特别注意不同内存区域的C/B位设置。例如片上RAM0x8000 0000通常设置为C1,B1Write-Back以获得最佳性能。DDR2 SDRAM0xC000 0000同样设置为C1,B1。外设寄存器区域如0x01C0 0000开始的CFG空间必须设置为C0, B0或C0, B1。绝对不能设置为可缓存否则对寄存器的读写可能被缓存或合并导致无法正确控制硬件引发难以调试的时序错误。EMIFA/NOR Flash如果从XIP就地执行则指令区域C1,B0数据区域C0,B1。如果只是存储数据则C0,B1。4. 缓存与写缓冲区机制详解缓存是弥补CPU与主存速度差距的关键。ARM926EJ-S的16KB I-Cache和D-Cache采用4路组相联结构行大小为8字32字节。4.1 缓存工作模式与维护I-Cache通常是只读的工作在“直读”模式。当CPU取指未命中时缓存控制器会从内存读取一整行32字节填充缓存。D-Cache支持两种策略由MMU页表项的C/B位控制Write-Through写命中时同时更新缓存和主存写未命中时可能采用“写分配”或“写不分配”策略通常由CP15配置。Write-Back写命中时只更新缓存并将该行标记为“脏”Dirty写未命中时通常采用“写分配”策略即先加载整行到缓存再修改。当脏行需要被替换时才写回主存。缓存一致性维护是嵌入式开发中的难点。在以下场景必须手动管理缓存DMA操作当外设如EDMA3直接与内存交换数据而该内存区域是可缓存的时就会出现问题。CPU可能只在缓存中有数据的最新副本而DMA从内存读到的是旧数据或者DMA将新数据写入内存但CPU缓存中的是旧数据。解决方案是在DMA读取前清理Clean对应内存区域的D-Cache将脏数据写回内存在DMA写入后无效化Invalidate对应区域的D-Cache迫使CPU从内存重新读取。自修改代码如果程序修改了正在执行的指令如JIT编译需要先清理D-Cache确保修改写回内存然后无效化I-Cache最后执行一条ISB指令同步屏障指令。启动初期在使能缓存前必须无效化整个I-Cache和D-Cache。CP15提供了丰富的缓存维护指令通过c7寄存器操作可以按虚拟地址VA或组/路索引来清理和无效化缓存非常灵活。4.2 写缓冲区策略写缓冲区对于提升写性能至关重要。它像一个先进先出的队列CPU可以快速将写数据提交给它然后继续执行由写缓冲区负责在后台完成对内存或外设的实际写入。对于可缓存、可缓冲的写回区域写操作先进入D-Cache。当缓存行被替换时整行数据如果脏了才进入写缓冲区最终写回内存。对于不可缓存但可缓冲的区域如某些外设每次写操作直接进入写缓冲区。对于强序区域写操作绕过写缓冲区直接访问总线。常见问题排查如果你发现对某个外设寄存器的写入操作似乎“延迟”了或者顺序不对首先要检查该内存区域的B位是否被错误地设为0强序或者该外设总线本身是否不支持写缓冲。在某些对时序极其敏感的操作中如先写命令寄存器再写数据寄存器可能需要在两次写操作之间插入DSB数据同步屏障指令强制清空写缓冲区确保前一次写完成后再进行下一次。5. AM1806系统互联与内存空间规划AM1806是一个复杂的SoCARM926EJ-S作为主控核心需要通过高效、有序的互联结构与众多外设和存储资源通信。其核心是交换中心资源SCR网络。5.1 系统互联矩阵解析AM1806的互联结构是一种多层的交叉开关Crossbar网络允许多个主设备Master并发地访问不同的从设备Slave极大提升了系统整体带宽并降低了延迟。主设备Master能够主动发起读写交易的模块。包括ARM通过I/D AHB、两个EDMA3控制器共3个传输控制器TC、HPI、LCD控制器、PRU子系统、USB2.0、uPP、VPIF等。从设备Slave被动响应读写请求的模块。主要是各种存储器和外设寄存器如ARM内部RAM/ROM、128KB共享RAM、DDR2控制器、EMIFA接口以及所有外设如UART、SPI、I2C等的配置寄存器组。表AM1806主要主设备访问权限简表基于典型配置主设备ARM RAM/ROM128KB RAMDDR2EMIFA外设组 (CFG)ARM (I/D)✓✓✓✓✓EDMA3_0_TC0/TC1✗✓✓✓✓EDMA3_1_TC0✗✓✓✓✓PRU0/PRU1✓✓✓✓✓HPI✗✓✓✓✓ (部分)USB2.0, uPP, VPIF✗✓✓✗✗LCDC✗✓✓✗✗从上表可以看出ARM内部RAM/ROM是私有的只有ARM核心和PRU可以访问这为Bootloader和关键中断向量表提供了安全空间。128KB片上RAM和DDR2是共享资源几乎所有主设备都能访问是数据交换的主要舞台。EDMA3是数据搬运的引擎它可以高效地在内存与外设间、内存与内存间传输数据解放CPU。某些高速外设如USB、uPP的DMA只能访问共享RAM和DDR2不能直接访问低速的EMIFA或外设配置总线这符合其高带宽特性。5.2 统一内存映射与地址空间AM1806采用统一的内存映射即从所有主设备的视角看系统中每个物理资源内存、外设都出现在一个固定的、统一的地址范围内。这极大简化了软件编程。关键内存区域划分举例0x0000 0000 - 0x01BF FFFF: 通常未使用或保留。注意ARM的VINITHI复位后为1向量表在0xFFFF0000而非0x00000000。0x01C0 0000 - 0x01FF FFFF:外设配置空间CFG。所有外设如UART、SPI、Timer、PLL等的寄存器都映射到这个区域。访问这些地址就是读写外设寄存器。0x8000 0000 - 0x8001 FFFF:ARM内部8KB RAM。通常用于存放异常向量表和关键的栈或数据。0x8002 0000 - 0x8003 FFFF:ARM内部64KB ROM。可能存放TI的Bootloader或安全启动代码。0x8000 0000 - 0x8001 FFFF(另一视图):128KB共享片上RAM。这是一个独立的物理内存地址可能与ARM内部RAM重叠或相邻具体需查数据手册。它是系统中性能最高的内存常被用作关键数据缓冲区或实时任务栈。0xC000 0000 - 0xDFFF FFFF:DDR2/mDDR SDRAM控制器映射区域。这是主程序运行和数据存储的主要区域。0xE000 0000 - 0xE00F FFFF:EMIFA接口映射区域。连接外部NOR Flash、NAND Flash或异步SRAM。配置要点在编写链接脚本Linker Script时必须根据这个内存映射来规划代码和数据的存放位置。例如.text代码段通常放在DDR2中.data初始化数据和.bss未初始化数据也放在DDR2而中断栈或需要极快访问的数据可以放到128KB共享RAM中。Bootloader的初始阶段代码可能需要链接到内部RAM执行。6. 内存保护单元MPU的应用与配置在复杂的多主设备系统中防止一个失控的主设备如某个DMA引擎或协处理器错误地覆盖关键内存区域至关重要。AM1806集成了两个MPUMPU1保护128KB共享RAMMPU2保护DDR2区域。6.1 MPU工作原理MPU不像MMU那样使用页表它通过一组可编程的地址范围寄存器和属性寄存器来工作。每个范围可以设置起始地址和结束地址定义受保护的内存区域。允许的访问者IDAIDAM1806的每个主设备都有一个固定的“特权ID”见输入材料表5-3。例如ARM的ID是0HPI的ID是3。在MPPA寄存器中可以为每个范围设置一个位图指定哪些ID可以访问。访问权限针对“超级用户”和“用户”模式独立设置读R、写W、执行X权限。当一个主设备发起访问时MPU会检查地址落在哪个或哪些范围内然后检查该主设备的ID是否在允许列表中最后检查访问类型是否符合权限。任何一步失败都会触发保护错误中断MPU_PROT_ERR_INT或地址错误中断MPU_ADDR_ERR_INT并记录违规的详细信息地址、ID、操作类型。6.2 实战配置示例假设在一个系统中我们需要保护一段位于DDR2中、用于关键通信数据的区域0xC1000000 - 0xC100FFFF只允许ARM核心ID0和EDMA3_0_TC0ID继承自其CC进行读写不允许任何设备执行代码且不允许HPIID3访问。配置MPU2保护DDR2的步骤可能如下选择一个可编程范围例如范围0。设置范围起始地址寄存器MPSAR0为0xC1000000。设置范围结束地址寄存器MPEAR0为0xC100FFFF。配置内存保护页属性寄存器MPPA0AID0位对应ARM置1。AID?位对应EDMA3_0_CC0/TC0需查手册确定具体位置1。AID3位对应HPI清0。SR超级用户读和SW超级用户写置1。SX超级用户执行、UR、UW、UX全部清0。使能MPU2。这样如果HPI试图访问该区域或者任何设备试图从该区域取指MPU都会立即产生中断系统可以在中断服务程序中记录错误、复位外设或采取其他安全措施。重要提示MPU的配置通常在系统初始化早期、使能任何DMA引擎之前完成。它是对系统稳定性的最后一道硬件防线。在调试DMA相关的内存覆盖问题时如果怀疑是非法访问配置MPU来监控可疑区域是非常有效的定位手段。同时要留意MPU的粒度MPU1为1KBMPU2为64KB确保保护范围对齐。
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