TI处理器PLL时钟配置与uPP/McASP外设时钟源选择实战指南-拓冰建站

1. 项目概述

在嵌入式系统开发，尤其是基于TI C6000系列DSP或ARM+DSP异构处理器的项目中，时钟系统的配置往往是项目启动阶段最令人头疼，也最容易出错的一环。我见过不少工程师，硬件设计没问题，软件框架也搭得不错，但系统一上电就是跑不起来，或者数据传输总是不稳定，最后追根溯源，十有八九是时钟没配对。处理器内部的锁相环（PLL）就像整个系统的心脏，它泵出的“血液”——时钟信号——必须精准地送达每一个外设模块，任何一个环节的速率不匹配，都可能导致功能异常甚至系统崩溃。

今天，我们就来深入聊聊TI处理器中这个核心但略显晦涩的领域：PLL时钟配置，以及如何为uPP（通用并行端口）和McASP（多通道音频串行端口）这类高速、高精度外设选择正确的时钟源。很多技术手册只是罗列了寄存器位域，但没告诉你为什么这么选，以及选错了会怎样。我将结合自己踩过的坑和项目经验，把时钟树的结构、配置的逻辑，以及针对uPP和McASP这两个典型外设的时钟源选择策略，掰开揉碎了讲清楚。无论你是正在调试一块全新的板卡，还是试图优化现有系统的性能与功耗，理解这些底层时钟机制都至关重要。

2. TI处理器双PLL时钟系统架构解析

TI的许多高性能处理器，如OMAP-L138、AM1808以及部分DaVinci系列，都采用了双PLL（PLL0和PLL1）的时钟架构。这种设计并非冗余，而是为了实现灵活的时钟域管理和满足不同外设的异步时钟需求。简单来说，你可以把PLL0看作“主时钟域”的发动机，负责驱动CPU核心、内存控制器以及大部分同步外设；而PLL1则是“辅助时钟域”或“专用时钟域”的发动机，常用于驱动DDR内存物理层、需要独立时钟的异步外设，或者作为某些外设的备选时钟源。

2.1 PLLC0与PLLC1：分工与协作

从你提供的技术手册片段可以看出，PLLC0和PLLC1在结构上高度相似，都包含预分频（PREDIV）、倍频（PLLM）、后分频（POSTDIV）以及多个系统时钟分频器（SYSCLK1-7）。但它们服务的对象和默认配置策略有显著区别。

PLL0（PLLC0）是系统的主心骨。它的输出时钟PLL0_SYSCLK1到PLL0_SYSCLK7，以及PLL0_AUXCLK，为绝大多数系统模块提供时钟。手册中特别强调了一点：PLL0_SYSCLK1、PLL0_SYSCLK2和PLL0_SYSCLK4之间的分频比是固定的（1:2:4）。这意味着，虽然你可以通过PLLDIV1、PLLDIV2、PLLDIV4寄存器调整它们各自的绝对值，但三者之间的相对比例必须维持1:2:4。这是为了确保CPU（使用SYSCLK1/SYSCLK6）、高速外设总线（使用SYSCLK2）和低速外设/配置总线（使用SYSCLK4）之间的时钟关系稳定，保障内部互联和数据交换的时序。如果你强行改变这个比例，很可能会导致系统内部通信紊乱。

PLL1（PLLC1）则更像一个灵活的“外援”。它的输出PLL1_SYSCLK1通常专供DDR2/mDDR内存接口的物理层（PHY）使用，这是因为内存接口往往有自己独立的频率要求，与核心逻辑频率解耦可以带来更好的信号完整性和时序裕量。PLL1_SYSCLK2则是一组“异步外设时钟（ASYNC3）”的备选源。默认情况下，像eCAP、eHRPWM、UART1/2、McASP等外设都使用PLL0_SYSCLK2，但通过配置CFGCHIP3[ASYNC3_CLKSRC]位，可以将这整个组的时钟源切换到PLL1_SYSCLK2。这在你需要让某些外设运行在与CPU主频完全无关的特定频率时（例如，产生一个精确的音频采样时钟），就显得非常有用。

2.2 关键时钟路径与寄存器概览

理解时钟路径，离不开那几个关键的配置寄存器。手册里给出了详尽的列表，但对于实际开发，我们最需要关注的是以下几个：

PLLCTL (PLL控制寄存器)：这是每个PLL的“总开关”。PLLEN位控制PLL是处于旁路模式（直接使用输入参考时钟）还是锁相环模式。PLLPWRDN用于上下电以省电。PLLRST用于复位PLL逻辑。对于PLL0，EXTCLKSRC位尤为重要，它允许你将PLL0的参考时钟源从默认的晶振（OSCIN）切换到PLL1_SYSCLK3，这为实现更复杂的级联时钟方案提供了可能。
PLLM (PLL倍频控制寄存器)：决定PLL的倍频系数，计算公式是倍频值 = PLLM + 1。这是决定PLL输出频率最核心的参数。设置时务必查阅芯片数据手册，确保最终的VCO频率在规定的范围内。
POSTDIV (PLL后分频控制寄存器)：对PLL输出进行初步分频，以降低进入SYSCLK分频器链路的频率，确保其在器件允许的工作频率内。
PLLDIVn (系统时钟分频寄存器)：如PLLDIV1、PLLDIV2等，用于生成最终的PLLn_SYSCLKn。每个寄存器包含一个使能位（DxEN）和一个分频比字段（RATIO），分频值为RATIO + 1。
CFGCHIP3 (芯片配置3寄存器)：这个寄存器是连接PLL系统与外设时钟选择的关键桥梁。我们后面要重点讨论的UPP_TX_CLKSRC、ASYNC3_CLKSRC、EMA_CLKSRC等位都位于此寄存器中。它属于系统配置（SYSCFG）模块，在修改前需要先通过KICK0R/KICK1R寄存器进行解锁操作。

注意：所有PLL控制器寄存器都受一个“主锁”机制保护。在修改PLL0相关寄存器前，需要先清除CFGCHIP0[PLL_MASTER_LOCK]位；修改PLL1相关寄存器前，则需要清除CFGCHIP3[PLL1_MASTER_LOCK]位。而修改CFGCHIP寄存器本身，又需要先对SYSCFG模块进行解锁（写KICK0R/KICK1R）。这是一个典型的三层保护机制，编程时必须严格遵守解锁SYSCFG -> 解锁PLL主锁 -> 配置PLL -> 上锁的序列，否则配置无法生效。

3. uPP外设时钟配置详解与实战

uPP（Universal Parallel Port）是TI处理器上一个高性能的并行接口，常用于连接FPGA、ADC/DAC或另一个处理器，进行高速数据流传输。其时钟结构相对清晰，但约束条件严格。

3.1 uPP时钟需求与结构

从手册中的图7-6和描述可知，uPP模块需要两个时钟：

模块时钟（Module Clock）：用于驱动uPP内部逻辑。该时钟固定由PLL0_SYSCLK2提供，用户无法选择其他源。这意味着uPP内部逻辑的运行频率与ARM/DSP的外设总线时钟同源。
发送时钟（Transmit Clock）：用于驱动uPP在发送模式下的I/O信号时序。这个时钟有三种可选源：
- PLL0_SYSCLK2（默认）
- PLL1_SYSCLK2
- 外部引脚UPP_2xTXCLK驱动的时钟

选择哪个发送时钟源，由CFGCHIP3寄存器中的两个位共同决定，如下表所示：

CFGCHIP3[UPP_TX_CLKSRC]	CFGCHIP3[ASYNC3_CLKSRC]	uPP 发送时钟源
0	0	PLL0_SYSCLK2
0	1	PLL1_SYSCLK2
1	x (无关)	UPP_2xTXCLK 引脚

这里有一个非常重要的约束，手册用加粗字体强调：无论发送时钟源自何处，其频率都不能超过模块时钟（PLL0_SYSCLK2）的频率。模块时钟频率必须大于或等于发送时钟频率。违反这个约束，会导致数据传输错误。

3.2 配置策略与实操步骤

在实际项目中，如何为uPP选择发送时钟源呢？这完全取决于你的应用场景和硬件设计。

场景一：简单同步应用如果你的uPP接口与处理器其他部分同步工作，且对时钟精度要求不高，使用默认的PLL0_SYSCLK2作为发送时钟是最简单的。你只需要确保通过配置PLL0和PLLDIV2，让PLL0_SYSCLK2产生一个符合uPP接口标准（例如，数据速率）的频率即可。此时，CFGCHIP3[UPP_TX_CLKSRC]和CFGCHIP3[ASYNC3_CLKSRC]保持复位默认值0即可。

场景二：需要独立时钟域如果你希望uPP的发送时钟独立于CPU/总线频率，例如需要产生一个非常精确的、与音频或视频采样率相关的数据流时钟，那么PLL1_SYSCLK2是一个好选择。你需要：

配置PLL1，通过PLL1_SYSCLK2产生所需的精确频率。
将CFGCHIP3[ASYNC3_CLKSRC]位设置为1。注意，这会同时将整个ASYNC3时钟组（包含McASP、eCAP等）的时钟源切换到PLL1_SYSCLK2。如果你的系统里还有其他外设使用ASYNC3时钟且不能接受频率改变，就需要通盘考虑。
保持CFGCHIP3[UPP_TX_CLKSRC]为0。

场景三：与外部设备时钟同步当uPP作为从设备，或者需要与一个提供主时钟的外部设备（如FPGA）严格同步时，就必须使用外部时钟引脚UPP_2xTXCLK。此时，你需要：

在硬件上，将该引脚连接到外部时钟源。
将CFGCHIP3[UPP_TX_CLKSRC]位设置为1。此时ASYNC3_CLKSRC位的值无关（x）。
同样，必须确保外部输入的UPP_2xTXCLK频率不超过PLL0_SYSCLK2的频率。

实操代码片段示例（以使用PLL1_SYSCLK2为例）：假设我们已经完成了PLL1的初始化，并正确配置了PLL1_SYSCLK2的频率。以下是配置uPP发送时钟源的C语言代码思路：

// 首先，解锁SYSCFG模块以允许修改CFGCHIP寄存器 // 这是关键步骤，忘记解锁会导致配置失败 SYSCFG_KICK0R = 0x83E70B13; // 解锁密钥1 SYSCFG_KICK1R = 0x95A4F1E0; // 解锁密钥2 // 然后，读取当前的CFGCHIP3寄存器值 uint32_t cfgchip3_val = HWREG(SOC_SYSCFG_0_REGS + CFGCHIP3); // 清除PLL1主锁（如果之前被锁住），以便后续可能修改PLL1配置 // cfgchip3_val &= ~(1 << PLL1_MASTER_LOCK_BIT); // 假设PLL1_MASTER_LOCK_BIT是位定义 // 设置ASYNC3_CLKSRC位为1，选择PLL1_SYSCLK2作为ASYNC3组时钟源 // 同时确保UPP_TX_CLKSRC位为0 cfgchip3_val &= ~(1 << UPP_TX_CLKSRC_BIT); // 清零UPP_TX_CLKSRC cfgchip3_val |= (1 << ASYNC3_CLKSRC_BIT); // 置位ASYNC3_CLKSRC // 写回CFGCHIP3寄存器 HWREG(SOC_SYSCFG_0_REGS + CFGCHIP3) = cfgchip3_val; // 最后，重新锁定SYSCFG模块（可选，但建议锁定以防止意外修改） SYSCFG_KICK0R = 0x00000000; // 写入错误密钥即可锁定 SYSCFG_KICK1R = 0x00000000;

避坑指南：在调试uPP时，如果发现数据发送不稳定或根本无输出，除了检查数据线、控制信号，务必用示波器或逻辑分析仪测量PLL0_SYSCLK2（模块时钟）和实际的uPP发送时钟（可能是UPP_TXCLK引脚）的频率。确认两者满足“模块时钟 >= 发送时钟”的约束。我曾在一个项目中，外部FPGA提供的时钟略高于模块时钟，导致uPP间歇性丢数，排查了很久才发现是这个基本约束被违反了。

4. McASP外设时钟配置详解与实战

McASP（Multichannel Audio Serial Port）是一个功能强大的音频串行端口，支持I2S、TDM、DIT等多种格式。它的时钟结构比uPP复杂得多，因为它需要为发送（TX）和接收（RX）路径分别提供高频主时钟（AHCLKX/AHCLKR）和位时钟（ACLKX/ACLKR）。

4.1 McASP时钟树剖析

手册中的图7-7清晰地展示了McASP的时钟网络。我们可以将其分为几个层次：

模块时钟（Module Clock）：驱动McASP内部核心逻辑的时钟。它可以从PLL0_SYSCLK2或PLL1_SYSCLK2中选择，选择开关就是CFGCHIP3[ASYNC3_CLKSRC]位。这个选择是全局性的，影响整个ASYNC3组，包括我们刚才讨论的uPP（当其发送时钟选择PLL1时）。这意味着，为McASP选择模块时钟源时，必须考虑同组其他外设的需求。
发送/接收参考时钟：这是McASP时钟系统的核心。它有两个来源：
- 内部源：来自PLL0_AUXCLK。这是一个直接从PLL0参考时钟（或旁路时钟）派生出的辅助时钟，通常频率较低且稳定。
- 外部源：来自McASP的引脚AHCLKX（发送高频主时钟）或AHCLKR（接收高频主时钟）。
时钟生成器与分频器：McASP内部包含强大的时钟生成逻辑。如果选择了内部参考时钟（PLL0_AUXCLK），那么发送和接收路径所需的所有时钟（AHCLKX, ACLKX, AFSX, AHCLKR, ACLKR, AFSR）都可以通过内部可编程分频器从PLL0_AUXCLK分频得到。如果选择了外部参考时钟（例如，外部音频编解码器提供的主时钟AHCLKX），McASP还支持一种“混合时钟模式”：此时，高频主时钟（AHCLKX）由外部提供，而对应的位时钟（ACLKX）和帧同步信号（AFSX）则可以通过内部的分频器从外部提供的AHCLKX分频产生，这提供了极大的灵活性。

4.2 配置流程与模式选择

配置McASP时钟，本质上是在配置其内部一系列时钟控制寄存器，主要是ACLKXCTL、AHCLKXCTL、ACLKRCTL、AHCLKRCTL。但在此之前，必须确定好顶层的时钟源。

步骤一：确定模块时钟源根据你的系统时钟规划，决定McASP使用PLL0_SYSCLK2还是PLL1_SYSCLK2作为模块时钟。这通过设置CFGCHIP3[ASYNC3_CLKSRC]完成。如果系统中有其他ASYNC3外设（如需要特定时钟的eHRPWM），可能需要妥协或使用PLL1来提供独立的时钟域。

步骤二：确定参考时钟源（内部 vs 外部）这是配置的关键。你需要问自己：我的音频时钟由谁主导？

处理器作为主设备（Master）：通常选择内部参考时钟源。你需要配置PLL0_AUXCLK到一个合适的频率（例如，24.576MHz或22.5792MHz，对应48kHz或44.1kHz系列采样率），然后在McASP寄存器中设置相应的分频器，从PLL0_AUXCLK分出所需的位时钟和帧同步时钟。此时，McASP的AHCLKX/XR引脚可以配置为输出，向外接的编解码器提供主时钟。
处理器作为从设备（Slave）：通常选择外部参考时钟源。外部音频编解码器或另一个主设备将主时钟（如12.288MHz）送到McASP的AHCLKX或AHCLKR引脚。你需要在McASP寄存器中配置相应引脚为输入，并设置时钟模式为外部。如果使用“混合模式”，你还可以基于这个外部主时钟，在内部产生位时钟和帧同步。

步骤三：配置McASP内部时钟寄存器以发送路径为例，假设我们选择内部参考时钟源，并希望产生一个标准的I2S时钟：

配置AHCLKXCTL寄存器：设置AHCLKXCTL.HCLKXDIV分频值，从PLL0_AUXCLK分频得到所需的高频主时钟（例如，256 * fs）。设置AHCLKXCTL.HCLKXSRC为内部源，AHCLKXCTL.HCLKXPOL设置极性。
配置ACLKXCTL寄存器：设置ACLKXCTL.CLKXDIV分频值，从刚才生成的高频主时钟（AHCLKX）分频得到位时钟（例如，64 * fs）。设置ACLKXCTL.CLKXSRC为内部AHCLKX分频。
帧同步信号AFSX通常由内部计数器基于位时钟生成，相关配置在SRCTLn等寄存器中。

一个具体的配置案例：目标：生成48kHz采样率，32位帧，I2S格式的发送时钟。主时钟为256fs=12.288MHz，位时钟为64fs=3.072MHz。前提：已配置PLL0_AUXCLK = 24.576MHz，CFGCHIP3[ASYNC3_CLKSRC]=0（使用PLL0_SYSCLK2）。

// 假设 McASP0 基地址为 MCASP0_CTRL_BASE // 1. 配置高频主时钟AHCLKX：从 AUXCLK (24.576MHz) 2分频得到 12.288MHz HWREG(MCASP0_CTRL_BASE + MCASP_AHCLKXCTL) = (0 << AHCLKXCTL_HCLKXSRC_SHIFT) | // 0 = 内部参考时钟 (AUXCLK) (1 << AHCLKXCTL_HCLKXDIV_SHIFT) | // 分频值 = 1+1 = 2 (0 << AHCLKXCTL_HCLKXPOL_SHIFT); // 时钟极性正常 // 2. 配置发送位时钟ACLKX：从 AHCLKX (12.288MHz) 4分频得到 3.072MHz HWREG(MCASP0_CTRL_BASE + MCASP_ACLKXCTL) = (2 << ACLKXCTL_CLKXSRC_SHIFT) | // 2 = 来自AHCLKX分频 (3 << ACLKXCTL_CLKXDIV_SHIFT) | // 分频值 = 3+1 = 4 (0 << ACLKXCTL_CLKXPOL_SHIFT); // 时钟极性正常 // 3. 配置帧同步和时钟方向等（此处省略详细寄存器设置） // ... // 4. 最后使能发送时钟 HWREG(MCASP0_CTRL_BASE + MCASP_XCLKCTL) |= MCASP_XCLKCTL_XCLKRUN;

经验之谈：McASP的时钟配置寄存器很多，且彼此关联。一个常见的错误是只配置了分频器，但没有正确设置时钟源（*SRC）字段，导致时钟路径没有打通。务必对照手册的时钟框图，理清你选择的时钟路径：源 -> 分频 -> 目标。在调试时，可以先尝试最简单的配置（如内部源，固定分频），用示波器测量ACLKX、AHCLKX等引脚，确认时钟输出是否正确，再逐步增加复杂度。

5. PLL编程步骤与关键寄存器操作

理解了外设的时钟选择后，我们回到源头——如何正确配置PLL本身。手册中给出了三种情况的编程序列，这是芯片初始化的核心操作，必须严格遵循。

5.1 从PLL掉电模式初始化（完整流程）

这种情况发生在系统上电复位（POR）之后，PLL处于完全关闭状态（PLLPWRDN=1）。这是最全面的初始化流程：

解锁寄存器访问：按照8.2.2.1节的描述，先解锁SYSCFG（写KICK寄存器），再清除对应的PLL_MASTER_LOCK位。
配置参考时钟模式：设置PLLCTL.CLKMODE，选择使用内部晶体振荡器还是外部方波输入。
切换到旁路模式： a. 清除PLLCTL.PLLENSRC为0。 b. （仅PLL0）配置PLLCTL.EXTCLKSRC选择旁路时钟源。 c. 清除PLLCTL.PLLEN为0，进入旁路模式。 d.等待至少4个OSCIN周期。这个等待至关重要，通常用一个小延时循环实现，确保硬件完成切换。
复位PLL：清除PLLCTL.PLLRST为0。
退出掉电模式：清除PLLCTL.PLLPWRDN为0。
配置倍频与后分频：在PLLM寄存器中写入所需的倍频值（N-1），在POSTDIV中配置后分频比。
配置系统时钟分频器（可选）：如果需要修改SYSCLK1-7的分频比，在此步骤配置PLLDIVn寄存器。每次修改都需要等待PLLSTAT.GOSTAT为0（表示无操作进行），写入PLLDIVn.RATIO，然后置位PLLCMD.GOSET触发更改，再次等待PLLSTAT.GOSTAT为0。
释放PLL复位：置位PLLCTL.PLLRST为1。
等待PLL锁定：根据数据手册提供的锁定时间，进行延时。绝对不能跳过这一步。PLL未锁定前频率是不稳定的。
切换到PLL模式：置位PLLCTL.PLLEN为1，系统开始使用PLL输出的稳定时钟。
重新上锁：设置PLL_MASTER_LOCK位，并锁定SYSCFG模块。

5.2 运行时改变PLL倍频

当系统已经运行，但需要动态调整CPU或外设频率（如DVFS）时，PLL并未掉电，只是需要改变倍频器。流程是完整流程的一个子集：

解锁寄存器访问。
切换到旁路模式（同上，步骤3）。
复位PLL（步骤4）。
配置新的倍频/后分频值（步骤6）。
配置系统时钟分频器（可选，步骤7）。
释放PLL复位（步骤8）。
等待PLL锁定（步骤9）。
切换回PLL模式（步骤10）。
重新上锁。

5.3 仅改变系统时钟分频器

如果只是微调某个SYSCLKn的频率，而PLL倍频不变，流程最简单：

等待PLLSTAT.GOSTAT为0。
写入目标PLLDIVn.RATIO值。
置位PLLCMD.GOSET。
等待PLLSTAT.GOSTAT为0，表示分频器切换完成。

核心要点：无论进行哪种操作，“旁路-修改-锁定-退出旁路”这个范式是保证时钟平滑切换、避免系统崩溃的金科玉律。直接修改运行中的PLL倍频器是极其危险的。此外，修改分频器（PLLDIVn）必须通过GOSET命令，硬件会确保在时钟安全点进行切换，这个机制一定要用起来。

6. 常见问题排查与调试技巧

即便严格按照手册操作，时钟配置依然可能出问题。下面是我在多年调试中总结的一些常见故障点和排查方法。

6.1 系统启动失败或无时钟输出

症状：处理器无法启动，或通过CLKOUT观测引脚发现无时钟信号。
排查思路：
1. 检查基础时钟源：首先确认OSCIN引脚是否有正确的晶振或外部时钟输入。用示波器测量频率和幅值是否正常。
2. 确认PLL锁定：在代码中执行完“等待PLL锁定”的延时后，可以尝试读取PLLSTAT寄存器中是否有LOCK相关的状态位（具体位需查对应芯片手册），确认PLL是否真的锁定了。有些情况下，由于电源噪声或参考时钟质量差，PLL可能无法锁定。
3. 检查旁路模式：在初始化早期，确保成功进入了旁路模式。如果PLLEN位清0后系统立刻死机，可能是旁路路径有问题，检查EXTCLKSRC等配置。
4. 验证寄存器写入：在调试阶段，可以在每一步配置后，回读相关寄存器的值，确认写入是否成功。特别是受锁保护的寄存器，确保解锁步骤正确。

6.2 外设工作不稳定或数据错误

症状：uPP或McASP等外设能工作，但数据传输有误码、断续或根本不通。
排查思路：
1. 测量实际时钟：这是最直接有效的方法。使用示波器或逻辑分析仪，测量：
  - 相关PLLn_SYSCLKn的输出（如果芯片有观测引脚）。
  - uPP的模块时钟和发送时钟相关信号。
  - McASP的AHCLKX、ACLKX、AFSX等引脚。对比测量值与软件配置的预期值是否一致。特别注意时钟的抖动（Jitter）是否过大。
2. 检查时钟约束：对于uPP，反复核对“模块时钟频率 >= 发送时钟频率”这一铁律。对于McASP，检查内部分频器计算是否正确，例如，位时钟频率 = 主时钟频率 / (CLKXDIV+1)。
3. 确认时钟源选择：再次核对CFGCHIP3寄存器中UPP_TX_CLKSRC、ASYNC3_CLKSRC等位的值，确认外设确实使用了你期望的时钟源。一个笔误可能导致时钟源错误。
4. 审视电源与噪声：高速时钟对电源质量敏感。检查处理器核心及PLL模拟电源的电压是否稳定，纹波是否在要求范围内。在PCB布局上，时钟信号线应远离噪声源，并做好阻抗控制。

6.3 动态频率切换导致系统异常

症状：在运行中调用改变PLL倍频或分频的函数后，系统跑飞、外设挂死或产生数据错误。
排查思路：
1. 时序遵循：确保完全遵循了手册第8.2.2节描述的编程序列，特别是等待周期（如4个OSCIN周期）和PLL锁定时间。这些等待通常需要基于当前OSCIN频率进行软件延时，计算要准确。
2. 外设静默：在改变系统主频（尤其是PLL0_SYSCLK2）前，最好先停止所有依赖此时钟的外设（如DMA、uPP、McASP等）。频率切换期间产生的毛刺或不稳定时钟可能导致外设内部状态机错乱。切换完成后，再重新初始化或使能外设。
3. 缓存与内存访问：改变CPU时钟频率（PLL0_SYSCLK1/6）时，需考虑缓存和内存控制器的时序。有些芯片需要在频率切换前将缓存数据写回内存并禁用缓存。务必参考芯片的勘误表和应用笔记。

6.4 调试辅助手段

使用CLKOUT引脚：通过配置OCSEL寄存器，可以将内部多个时钟（如OSCIN、各个SYSCLK）路由到CLKOUT引脚输出，用示波器观察，这是最强大的调试工具。
软件仿真与计算：在编写配置代码前，先用Excel或脚本计算出所有目标频率下，PLLM、POSTDIV、各PLLDIVn.RATIO的配置值，并验证所有生成的频率都在芯片数据手册规定的范围内。这能避免因计算错误导致的配置问题。
查阅勘误表：TI的芯片勘误表（Silicon Errata）中，经常会列出某些��号芯片在特定时钟配置下存在的已知问题及规避方法。在调试诡异问题时，查阅勘误表是必不可少的一步。

时钟配置是嵌入式系统底层的基石，理解TI处理器的双PLL架构以及像CFGCHIP3这样的全局配置寄存器如何影响外设时钟，是进行稳定、高性能系统设计的关键。从明确需求（外设需要多快的时钟？是否需独立？）出发，逆向推导出PLL和分频器的配置，再正向严格遵循编程序列实现，最后用仪器验证，这套方法论能帮你解决大部分时钟相关问题。记住，时钟无小事，配置需谨慎，测量定乾坤。