高端制造｜半导体与集成电路｜设计EDA赛道技术管理线HR招聘工具包基层工程师竞业风险核查清单（完整版）-拓冰建站

一、适用说明

本清单适用于半导体与集成电路-设计EDA赛道基层工程师全员入职、转正、用工合规复盘竞业风险核查，覆盖前端设计、仿真验证、后端布局布线、物理验证、Signoff、EDA流程自动化等基层执行岗位。核查维度严格统一为：基础竞业协议状态、同类EDA工具/工作从业权限、同业竞品边界认定（仅限芯片设计、晶圆制造、封测三类同行），为企业用工合规、知识产权风控、人员录用决策提供标准化依据。

二、维度一：基础竞业、保密协议签署与有效性核查

核查目标：确认候选人是否存在有效在职/离职竞业限制、保密约束，排查法定执业禁止风险。

序号	核查内容	合规判定标准	风险等级
1.1	是否签署《竞业限制协议》	未签署：无竞业限制风险；已签署需进一步核验时效与补偿条件	待定
1.2	竞业协议是否处于有效约束期	法定最长约束周期不超过2年；超期自动失效；无原单位竞业补偿金发放记录，竞业条款依法无效	低/无风险
1.3	是否签署技术保密、知识产权归属协议	保密义务长期有效，仅禁止泄露原单位涉密资料，不限制个人正常从业与岗位履职	无执业风险

维度核查结论：设计EDA基层工程师以工具实操、标准化流程落地、模块级交付为主，不接触企业EDA底层内核、自研核心算法等顶级涉密资产，岗位涉密层级低。仅负有通用保密义务，不存在高强度、排他性执业禁止约束。

三、维度二：同类EDA工具、同类工作、二次开发从业权限核查

核查目标：明确候选人是否具备合法从业权限，能否正常从事设计EDA赛道本职工作，排除“竞业过度限制”导致的岗位履职风险。

序号	核查内容	合规边界说明	风险结论
2.1	能否继续从事EDA设计、仿真、验证、版图、Signoff等本职工作	商用EDA工具操作、常规芯片设计验证、量产流程落地属于行业通用职业技能，不属于单一企业商业秘密，不受排他竞业限制	可正常从业，无风险
2.2	能否使用主流商用EDA工具开展工作	Synopsys、Cadence、西门子EDA全系商用工具为行业公共标准化工具，非企业私有专属技术，不受竞业锁定	可正常使用，无风险
2.3	能否从事EDA脚本、流程自动化二次开发工作	Tcl/Python通用脚本、标准化Flow搭建、常规流程优化属于行业通用工程能力，不构成竞品专属核心技术	可正常开发，无风险

维度核查结论：即便候选人过往签署竞业协议，也无法限制其从事设计EDA通用岗位工作、通用工具作业与常规自动化开发，不存在赛道执业封杀风险，岗位从业合法性完备。

四、维度三：同业竞品公司边界精准核查（仅限设计、晶圆、封测）

核查目标：严格收缩竞业适用范围，杜绝泛化竞业风险，明确仅半导体核心三类同业为有效竞品，其余赛道全部排除竞业约束。

序号	企业赛道类型	是否属于合法竞业竞品范围	风险说明
3.1	芯片设计公司（Fabless）	✅ 属于有效竞业竞品	业务场景、技术流程、交付产品高度一致，为直接同业竞争主体
3.2	晶圆制造工厂（Fab）	✅ 属于有效竞业竞品	涉及DFM工艺、制程规则、量产适配逻辑关联，属于半导体同业竞争范畴
3.3	封装测试厂商（OSAT）	✅ 属于有效竞业竞品	涉及封测EDA、Chiplet协同设计、测试验证流程关联，属于合理竞业边界
3.4	半导体设备、材料企业	❌ 不属于竞业范围	赛道独立、无直接业务竞争，限制此类岗位属于无效泛化约束
3.5	新能源、光伏、消费电子、终端整机企业	❌ 不属于竞业范围	业务无竞争、技术无冲突，不存在竞业合规风险