Vivado 2022.2 到 Vitis 2022.2 工作流：5个自定义IP集成避坑点与Makefile修复

Vivado 2022.2到Vitis 2022.2工作流：5个自定义IP集成避坑点与Makefile修复实战

当我们将Vivado设计的自定义IP集成到Vitis开发环境时，Makefile报错几乎成为每个开发者必经的"成人礼"。这些错误看似随机出现，实则隐藏着工具链工作流的系统性规律。本文将揭示从IP打包到平台构建全流程中的5个关键陷阱，并提供经过ZYNQ MPSoC实战验证的解决方案。

1. 自定义IP打包前的准备工作

在Vivado 2022.2中创建IP核时，90%的后续问题都源于初始配置不当。一个典型的AXI-Lite接口IP需要特别注意以下参数：

# IP打包时的推荐参数设置 set_property supported_families {zynq Production} [ipx::current_core] set_property driver_verilog_files {../hdl/verilog/myip_v1_0.v} [ipx::current_core] set_property driver_tcl_script {../drivers/myip_v1_0/data/myip_v1_0.tcl} [ipx::current_core]

关键检查点：

• 确认IP的driver目录结构完整
• 验证component.xml文件中各路径引用正确
• 确保IP支持的目标器件系列包含当前工程所用型号

我曾在一个工业相机项目中，因未设置supported_families属性，导致IP在Vitis中无法识别，浪费了两天排查时间。

2. IP导出时的XSA文件生成陷阱

从Vivado导出硬件平台时，.xsa文件的生成选项直接影响后续Vitis的集成：

常见报错模式：

make: *** [Makefile:27: fsbl a53.elf] Error 1 make: *** [Makefile:27: pmufw.elf] Error 1

解决方案分三步：

1. 在Vivado中重新生成IP核
2. 升级IP状态后重新生成比特流
3. 导出时勾选"Include bitstream"和"Export IP"

3. Vitis平台项目中的Makefile修复

当看到如下报错时，说明需要修改IP对应的Makefile：

make[1]: [Makefile:46: psu_cortexa53_0/libsrc/AXI_LITE_IP_v1_0/src/make.libs] Error 2

需要修改的Makefile位置：

1. Platform/hw/drivers/<CustomIP_name>/src/Makefile
2. Platform/ps7_cortex_a9_0/standalone_domain/bsp/ps7_cortex_a9_0/libsrc/<CustomIP_name>/src/Makefile
3. Platform/zynq_fsbl/zynq_fsbl_bsp/ps7_cortex_a9_0/libsrc/<CustomIP_name>/src/Makefile

修改模板如下：

COMPILER= ARCHIVER= CP=cp COMPILER_FLAGS= EXTRA_COMPILER_FLAGS= LIB=libxil.a RELEASEDIR=../../../lib INCLUDEDIR=../../../include INCLUDES=-I./. -I${INCLUDEDIR} INCLUDEFILES=$(wildcard *.h) LIBSOURCES=$(wildcard *.c *.cpp) OBJECTS = $(addsuffix .o, $(basename $(wildcard *.c))) ASSEMBLY_OBJECTS = $(addsuffix .o, $(basename $(wildcard *.S))) libs: echo "Compiling CustomIP..." $(COMPILER) $(COMPILER_FLAGS) $(EXTRA_COMPILER_FLAGS) $(INCLUDES) $(LIBSOURCES) $(ARCHIVER) -r ${RELEASEDIR}/${LIB} ${OBJECTS} ${ASSEMBLY_OBJECTS} make clean include: ${CP} $(INCLUDEFILES) $(INCLUDEDIR) clean: rm -rf ${OBJECTS} ${ASSEMBLY_OBJECTS}

特别注意：

• 缩进必须使用Tab而非空格
• 对于ZYNQ MPSoC，还需检查zynqmp_pmufw文件夹中的Makefile
• 修改后需在Vitis中执行"Reset BSP Settings"

4. 不同IP类型的Makefile适配要点

根据IP接口类型的不同，Makefile需要针对性调整：

AXI-Lite IP

EXTRA_COMPILER_FLAGS=-mno-xl-soft-mul -mxl-barrel-shift LIBSOURCES=$(wildcard *.c x*.c) # 包含自动生成的xilinx驱动文件

AXI-Stream IP

EXTRA_COMPILER_FLAGS=-DUSE_STREAM_INTERFACE OBJECTS = $(addsuffix .o, $(basename $(wildcard *.c stream_*.c)))

自定义IP驱动文件结构示例：

drivers/ └── myip_v1_0 ├── data │ └── myip_v1_0.tcl ├── docs ├── examples └── src ├── Makefile ├── myip.c └── myip.h

5. 硬件规格更新与BSP重置流程

当修改IP或Makefile后，必须遵循以下步骤才能使更改生效：

1. Vivado端操作：

   • 在IP Integrator中右键选择"Report IP Status"
   • 更新所有显示"Upgrade Available"的IP核
   • 重新生成比特流文件

2. Vitis端操作序列：

   # 更新硬件平台 vitis -update_hw_spec <new_xsa_file>.xsa # 重置BSP设置 vitis -reset_bsp_config <platform_project> # 清理重建 vitis -clean_all vitis -build

3. 验证修改是否生效：

   • 检查platform/project.spr文件中IP版本号
   • 确认libsrc目录下对应IP的Makefile修改时间戳

在一次电机控制项目调试中，我发现即使修改了Makefile，编译仍然报错。最终发现是因为没有执行BSP重置，导致Vitis缓存了旧的驱动配置。这个教训让我养成了修改后必做重置的习惯。

终极检查清单

为避免遗漏关键步骤，建议按照以下清单顺序操作：

1. [ ] Vivado IP打包时验证driver目录结构
2. [ ] 导出XSA前确认比特流生成选项
3. [ ] 检查三个关键位置的Makefile
4. [ ] 适配特定IP类型的编译参数
5. [ ] 执行完整的硬件规格更新流程

对于时间紧迫的项目，可以重点关注Makefile中的这几个易错点：

• LIBSOURCES是否包含所有必需的源文件
• 路径引用是否正确（特别注意RELEASEDIR）
• 所有命令行缩进是否使用Tab字符

记住，每次Vivado中IP更新后，都需要在Vitis中重新执行完整的工作流。这个看似繁琐的过程，实际上能避免90%以上的集成问题。