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满分：120分 时间：90分钟 一、单选题（每题3分，共30分） 1. 在ASIC设计流程中，逻辑综合（Logic Synthesis）的主要任务是将（ ） A. 门级网表转换为晶体管级电路 B. RTL代码转换为门级网表 C. 门级网表转换为物理版图 D. 行为级模型转换为RTL代码 答案：B 解析：逻辑综合是…

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