【芯片设计- RTL 数字逻辑设计入门 9 -- 异步复位的串联T触发器】

2026/10/5 8:48:34 拓冰建站浏览量

【芯片设计- RTL 数字逻辑设计入门 9 -- 异步复位的串联T触发器】

文章目录

- 异步复位的串联T触发器
- - verilog 代码
  - TestBench 代码
  - VCS 波形仿真
- 问题小结

异步复位的串联T触发器

用 verilog 实现两个串联的异步复位的T触发器的逻辑，结构如图：
在这里插入图片描述
T 触发器的概念：来 1 翻转，来 0 保持。

verilog 代码

在这里插入图片描述

TestBench 代码

在这里插入图片描述

VCS 波形仿真

在这里插入图片描述

问题小结

在这里插入图片描述
问题导致的原因是 if (d) begin 语句之后没有 end 结束符，直接 else begin，所以在每个 if (expression) begin 之后都不能少掉 end。

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