千兆以太网PHY说起来不算多复杂的东西但真正把它画进原理图、铺到PCB上我见过太多人栽在不值钱的小细节上——不是回环测试过不了就是link起来以后跑不上1000M更气人的是某些板子换个环境就断流。这篇我把从PHY选型、原理图搭建到PCB布局布线的完整链路拆开讲清楚结合我实际做过的一块板子把该注意的坑一个一个摆出来。做工业交换机、嵌入式主板、边缘网关的朋友只要涉及千兆网口这篇值得你花十分钟好好看。1. 千兆以太网PHY设计的前置认知1.1 为什么需要单独一颗PHY芯片很多刚接触以太网硬件的人会问MCU或者SoC内部不是已经有以太网控制器了吗为什么还要外挂PHY这里要明确一个分工问题。通常说的以太网控制器在芯片内部它属于MAC层负责数据链路层的组帧、寻址、CRC校验这些逻辑操作。但MAC出来的信号是并行数字信号根本没法直接驱动网线这种差分模拟线路。把数字信号变成能在双绞线上传输的模拟差分信号同时在接收端把模拟信号恢复成数字信号这个工作就是PHY干的。PHY芯片的全称是Physical Layer Transceiver物理层收发器。它承担了PCS物理编码子层、PMA物理介质接入子层、PMD物理介质相关子层这些工作。简单来说MAC管逻辑PHY管物理信号。CPU和MAC在芯片内部PHY放在外部独立芯片一方面是因为不同介质铜缆、光纤需要不同物理层方案另一方面PHY有很多模拟电路工艺选择和数字芯片不太一样分离设计更灵活。实测下来现在主流SoC基本上都留有RGMII、SGMII这类标准接口去接外部PHY。即便有些型号内部集成了PHY很多也是百兆的千兆想要稳定可靠、多路隔离、满足工业温度范围外挂一颗独立的千兆PHY几乎是唯一选择。1.2 MAC与PHY的接口选型怎么定PHY芯片和MAC连接的接口是原理图第一个要确定的事情。常见的选择有RGMIIReduced Gigabit Media Independent Interface4位数据DDR双沿采样125MHz时钟总共12根信号线。这是目前最常用的接口绝大多数SoC都支持。SGMIISerial Gigabit Media Independent Interface串行接口1对差分发送1对差分接收1对差分时钟总共才6根线。SGMII一般通过SerDes高速串行通道复用出来走的是1.25Gbps的信号信号完整性压力相对可控。GMII8位数据单沿采样125MHz时钟信号线多24根左右现在新的设计基本不推荐了除非引脚够多。选型逻辑我觉得有这么几条第一看SoC支持什么BCM、Marvell、NXP的很多高端SoC有SerDes通道可以直接配置成SGMII这样信号线少、PCB布线方便第二看PCB面积和层数SGMII对布线区域要求低但是需要SerDes相关的AC耦合电容而且EMI特性对参考层比较敏感第三看PHY芯片的封装和引脚排列比如同样是千兆PHY有的提供RGMII和SGMII两种模式通过strap引脚配置选这种灵活性高很多。我自己做过几个项目稳定性和易用性比较平衡的是RGMII方案因为它的时钟是单端的调试时拿示波器好测逻辑分析仪也好抓。SGMII做多路的时候优势明显但是一旦起不来排查链路方向就要多花时间。2. 原理图设计核心细节拆解2.1 电源与上电时序PHY芯片的电源一般不会只有一组。常见的有VDDC核心逻辑电源1.0V左右电流看型号一般几百mA到1A。VDDOI/O电源2.5V或3.3V给RGMII接口和寄存器供电。VDDM有些芯片还有媒体侧电源1.0V或1.8V给模拟收发器供电。设计电源的时候要注意两个问题。第一是电压精度PHY对核心电压要求一般比较严格精度正负5%以内比较稳妥最好正负3%。有些PHY对1.0V要求特别苛刻电压偏低会出现莫名其妙的link不稳定。我遇到过一块板子1.0V实测只有0.92Vlink也能起来但是偶发大量丢包后来查出电源芯片FB分压电阻用了5%精度换了1%精度后电压回到0.99V问题消失。这个案例建议所有做PHY电源的人都记住。第二是上电时序。多数PHY要求核心电压和I/O电压在指定顺序内上电。有些芯片规定先Core后IO有些无所谓但无论如何都不允许I/O有电而Core没电的状态持续太久否则会通过内部ESD保护二极管倒灌电流轻则芯片发烫重则永久损坏。靠谱做法是用电源监控芯片或者使用带时序控制功能的电源树或者至少用RC延时把使能脚错开。有些SoC电源管理单元就能配置时序直接分配一路给PHY就行。从我的实践经验来看PHY附近必须要放足够的去耦电容。核心电源至少放一个10uF钽电容做储能再配若干个100nF陶瓷电容均匀摆在芯片供电脚旁边。I/O电源每两个引脚放一个100nF这不是玄学PHY在收发高速信号时电源上有很大瞬态电流去耦不到位直接反映在眼图质量上。2.2 时钟电路设计千兆PHY需要25MHz的基准时钟。来源有三条路无源晶体加内部振荡电路、有源晶振、由MAC/SoC直接提供时钟。三种方式都有项目在用但要注意的地方完全不同。无源晶体方案最常见成本低接在PHY的XI、XO引脚之间还需要两个负载电容。负载电容的取值很关键要匹配晶体本身的CL值。比如7pF负载电容的晶体两个电容各配12pF左右再考虑PCB寄生电容十几pF实际可以用15pF最好焊接调试时扫一下频率偏差。我有一次把两个电容错配成22pF晶振起振了但频率偏低47ppm千兆帧一切正常PTP同步怎么都对不齐查了一天才定位到晶体频率不准。有源晶振输出的是方波驱动能力强受布局影响小电源纹波隔离做得好会更稳。缺点是成本高一些多一颗料。全温域工业级设计我倾向有源晶振因为无源晶体在低温下起振困难的情况确实存在尤其是某些廉价晶体。还有一种做法是直接把MAC输出的时钟接给PHY省掉晶体。但这种方式要确认SoC那边的时钟源是干净的如果SoC自己也是从USB、PCIe那边衍生来的时钟抖动可能过大千兆模式时会体现在误码率上不太推荐在量产项目里用。时钟走线尽量短远离TX/RX差分线和电源开关节点。25MHz本身频率不高但它的谐波会干扰模拟接收端布局时还是留点心。2.3 管理接口与复位管理接口是PHY的控制通道标准接口叫MDIOManagement Data Input/Output两根线MDC时钟和MDIO数据。这是排查问题和配置PHY最重要的一扇门。MDC频率一般建议2.5MHz以下跑太高有些PHY扛不住。MDIO线不要串大电阻通常0或者10欧姆即可但上拉电阻必须有一般4.7k到10k上拉到I/O电压。如果一颗MDIO总线上挂多颗PHY每个PHY的PHY Address必须通过外部引脚拉高拉低配置成不同值否则MDIO命令就发串了。PHY地址的设计要细心。常见芯片用独立的PHYAD[4:0]引脚接上下拉电阻来设定地址。很多人图省事直接把PHYAD接地地址就是0如果板子上只有一颗PHY倒没毛病但要是以后扩展多路就得重新改板。我习惯把PHYAD引脚串0欧姆电阻再决定接电源还是接地这样哪怕画错了飞线或者改电阻就能换地址。不过0欧姆在引脚密集的BGA封装上占面积看具体需求权衡。复位电路同样容易踩坑。PHY复位引脚一般要求低电平有效复位宽度至少要满足数据手册要求多数是低电平保持10us左右有些还要求到电源稳定后若干毫秒才能释放。RC复位是便宜方案但RC时间常数一旦选太大可能出现PHY已经启动但MDIO没就绪的尴尬。所以我推荐用复位芯片或SoC GPIO直接控制能保时序可控。还要注意PHY复位期间MDIO寄存器不可访问软件驱动在复位释放后必须加延时再操作PHY。2.4 介质侧接口与变压器PHY到RJ45之间必须经过磁性变压器Magnetic。变压器承担三个任务隔离共模干扰、匹配差分阻抗、提供浪涌保护通道。选型上有分立变压器带或不带集成共模电感和集成RJ45连接器两种方案。分立变压器加独立RJ45连接器布局灵活散热好便于调试和维修适合工业级产品缺点是PCB占面积大一点。集成RJ45带变压器的方案BOM料少、贴片方便、外观整齐适合消费类和空间受限产品但坏了不好换而且某些廉价集成座子屏蔽性能一般。原理图上变压器次级中心抽头怎么接不同芯片要求不一样。有的要求经电阻接电源形成中心抽头偏置有的要求直接对地接电容。这块必须看具体PHY的参考电路马虎不得。我曾见过原理图把变压器中心抽头的两个电阻画反了位置导致共模电压不对link倒是正常但是辐射发射超标很多。RJ45侧的ESD防护不能省。虽然变压器本身有隔离但网口经常热插拔ESD放电会通过变压器耦合。建议在RJ45内侧的MAC侧加TVS阵列或者使用带ESD保护的集成RJ45。千兆以太网STP屏蔽壳也要妥善接地通过一个1M电阻加0.1uF电容并联到地防止屏蔽层成为天线。还有一个细节是AC耦合电容。SGMII接口在MAC和PHY之间需要串100nF电容有的PHY在SGMII模式下要求接或不接要看手册。RGMII不需要串电容别想当然加到RGMII信号上。3. PCB布局布线实操要点3.1 层叠结构与阻抗控制原理图画完只能算完成一半PCB布局布线决定PHY到底能不能稳定工作。先说层叠千兆PHY加上DDR、电源模块的板子四层板能做过但紧张六层板更从容。推荐的四层板叠层是信号层顶层-完整地平面-电源/平面-信号层底层。如果是六层可以做成信号-地-信号-电源-地-信号。差分阻抗控制在100欧姆±10%。100欧姆不是随便说的是IEEE 802.3千兆以太网标准里对双绞线和收发器差分阻抗的要求。要控制好需要根据PCB板材的介电常数、层间距、铜厚来计算线宽和线距。FR4板材在1GHz以上的实际介电常数不是标称的4.2会更低一点约3.8到4.0设计时最好经验值加一点余量然后让板厂在实际叠层上做阻抗验证出测试报告。我算过一组参考值供参考注意这基于介质厚度和叠层不要照抄要不要板厂做阻抗测试才算数。4层板、JLC04161H-3313叠层结构、1.6mm厚度外层差分线8mil线宽、8mil线距参考层距离约5.2mil算出来的差分阻抗大约100欧姆。6层板外层差分线7mil线宽7mil线距也能接近100欧姆。最靠谱的流程是设计前把叠层发给板厂让他们根据你的目标阻抗给出钢网层的线宽线距建议你按这个参数画后面就不容易翻车。3.2 差分对布线千兆PHY的介质侧有两对差分线TXP/TXN发送对、RXP/RXN接收对。布线时这些差分对是重中之重几条经验我从一次次改板中总结出来的差分对内等长收发对各自主信号和内层信号的长度差控制在5mil以内。PHY芯片BGA封装焊盘出来到变压器引脚距离不长长度匹配一般不难做难的是别让一对线在一段走顶层一段走底层换层就破坏了等长和参考平面完整。差分对之间保持间距不同差分对间距至少3倍线宽避免串扰。发送对和接收对之间尽量拉开距离别并行太远特别是经过变压器位置时。少打过孔差分对换层过孔会引入阻抗突变和回流路径断裂千兆PHY的TX/RX线能不过孔就别过孔。非过不可就在过孔旁边加地孔提供回流路径。两侧包地如果能保证包地线到差分线间距足够大于3倍线宽包地能减少相邻走线串扰。但包地不成环否则变成天线。SGMII串行信号的要求更高1.25Gbps的信号虽然在PCB上不算特别高速但一对差分线也要按上面的规则严格执行而且SGMII的AC耦合电容要摆得靠近接收端两个信号线串联电容的位置要基本对齐否则长度差会引入相位误差。另外强调一个容易忽略的PHY到RJ45之间的走线不要经过磁珠或电感。磁珠在电源上用得很爽但拿去做信号滤波就是灾难它会使信号上升边变缓直接限制你跑千兆。3.3 电源与地平面处理数字电源和模拟电源的划分是PHY布局布线的重头戏。PHY内部有模拟收发器对电源噪声很敏感。许多PHY参考设计会要求用磁珠或者0欧姆电阻把模拟电源和数字电源分开形成一个星型供电结构。布局上晶体、变压器、RJ45尽量靠近PHY的介质侧放置数字接口RGMII/SGMII朝MAC侧。变压器下面要挖空所有内层的铺铜把变压器上下层的地铺铜都清掉防止共模电流通过寄生电容耦合到地平面这个做法常规EMC设计里叫隔离开槽。很多EMC不过的板子问题就出在变压器底下有完整地平面共模噪声全跑到地上去了。PHY芯片正下方的地平面要完整连续不要把分割线放在芯片正下方。去耦电容的地过孔要直接打到自己所在焊盘的地铜皮上不要绕到很远才接地寄生电感一大高频去耦效果就没了。如果板上有多个千兆网口一路PHY一个地分区分区之间只在PHY芯片下方的星型接地点单点汇聚避免地环路。RJ45连接器的屏蔽壳固定孔不要直接大面积接机箱地而是通过RC并联网络接到电路地否则容易形成地环路天线。4. 常见问题与排查技巧实录4.1 link不上的排查顺序千兆PHY最典型的故障就是link不上或者协商到百兆。我调试时有一个固定排查顺序先硬件后软件先静态后动态。第一步用万用表量PHY的所有电源引脚确认各组电压都对纹波别太大。然后确认晶体起振了没有用示波器探头点XO引脚应该能看到25MHz波形。如果晶体不起振先查负载电容和晶体型号match不match再查PHY的输入负载配置对不对。第二步确认复位是否释放。如果复位引脚一直拉低PHY永远睡死。查SoC GPIO或者复位芯片的输出状态必要时直接飞线把复位引脚拉高试一下。第三步插上网线看PHY的LED状态寄存器或者读MDIO寄存器0x01的Link Status位。如果link status置位但速率协商不对重点查PHY地址对不对、管理接口是不是通的用MDIO命令写寄存器强制设置速率和双工模式做交叉验证。第四步如果link总是不稳定频繁up/down大概率是信号质量问题。拿示波器看差分波形重点看有没有振铃。振铃严重的话检查端接电阻是不是漏焊、差分阻抗匹配是不是乱了。有些PHY的发送端内部已经有端接外部不加电阻有些需要外部加做法不一样别照搬参考设计。我最新调的一颗国产千兆PHY第一次上板link很稳但一到高低温测试就有偶发断链。查到最后是复位引脚旁边串了一个0.1uF电容RC延时过大低温时复位释放时间超出PHY要求。去掉电容换成直连后问题解决。这种小细节不亲自踩一遍真的想不到。4.2 眼图与信号完整性问题千兆以太网接收端的信号经过变压器后用示波器以125MHz采样时钟触发可以看到眼图。一个张开的眼图应满足眼高幅度足够、眼宽时间裕量足够、上升沿单调、无明显过冲。如果眼高不够原因一般是发送端驱动能力不足或线路损耗太大。此时可以检查PHY的传输电流配置寄存器有些PHY允许增加输出幅度。如果眼宽紧张看发送端的预加重Pre-emphasis配置是否开启通常默认是不开长走线时要手动打开。还有一点特别容易被忽略PHY芯片每个引脚旁边的电源退耦电容如果布局不够靠近引脚会直接影响发送波形的眼质量。有人改了一晚上寄存器都调不好的抖动问题最后只是把4个100nF电容挪近了0.5mm就解决了。陶瓷电容在高频下的去耦半径是以毫米计的放远了就等于没放。SGMII接口调试时如果MAC和PHY之间没有主从时钟约定好或者AC耦合电容放错位置信号链路就是不通。SGMII的CDR恢复对跳变密度有依赖如果MAC那边的空闲码字配置不对链路会反复训练失败表现为link up后马上down然后重复。这种问题先查MAC的SerDes配置再查PHY的SGMII模式寄存器。4.3 PCB改板才学到的经验做了这么多块PHY板子我有几条经验是按次踩坑换来的所有PHY关键信号都加测试点。RGMII的12根线、MDC/MDIO、复位、25MHz时钟都预留0.1寸焊盘或测试焊盘。调试板子时这些测试点就是你的眼睛没有它们就只能刮阻焊层不靠谱也伤板子。变压器焊盘下方禁止布线。变压器内部有线圈耦合出去的磁场会干扰底下走线特别是MCU那边的高频信号线。我画第一块板时在变压器正下方走了I2C线实际测下来I2C通信偶尔出错挪走走线后彻底好转。PHY芯片的散热焊盘一定要接大铜皮并打过孔到地。PHY在千兆满速工作时电流不小温度会升高。散热焊盘悬空的话芯片可能过温保护表现是长时间跑大流量后网络突然断开过一会又恢复。遇到这种故障先摸芯片烫不烫。晶振和PHY距离越近越好最好在100mil以内。远了会拾取噪声解析出来的时钟抖动变大。时钟抖动对千兆PHY的接收端影响很明显因为接收要以恢复时钟来采样抖动大就等于眼宽变小。说到这里我再补个软件层面的坑。PHY的上电初始配置是靠strap引脚在复位释放时锁存实现的有些功能比如PHY地址、接口模式、LED行为只能用硬件strap配置软件不能改。设计中如果你打算靠软件改这些参数原理图阶段就要改strap电阻。等板子做出来发现地址不对想改就不是焊个0欧姆电阻能解决的了得飞线非常痛苦。最后再分享一个实用小技巧拿MDIO寄存器来检查PHY的链路质量。千兆PHY的接收端有链路质量监控寄存器通常会给出接收信号幅度、信噪比或者均衡器状态的指示。调试时可以连续读取这个寄存器观察数值波动。如果数值在一个大范围内乱跳信号链路就很可疑如果稳定在一个较好的区间基本可以放心。这个方法比单纯看link状态灵敏得多能提前发现潜在的信号完整性风险。千兆以太网PHY设计说到底是模拟电路和数字电路的交叉地带原理图通容易PCB能稳跑才是真本事。希望这份完整的示例拆解能帮你少走几步弯路做出来的PHY一版就能稳定工作。