1. 这不是教程是我在Cadence Allegro里摔了三年才摸清的板框与网表入门逻辑你搜“Cadence Allegro PCB设计实战”十有八九点进来的是一堆截图堆砌的步骤罗列——先点这里再点那里最后保存。但真正卡住你的从来不是按钮在哪而是为什么板框画完后铺铜不贴边为什么网表导入后器件全红为什么明明原理图里引脚类型设的是POWERAllegro里却报“未定义”这些不是操作失误是底层逻辑没对齐。我带过6个硬件团队从0到量产交付过23款工业级PCB最常被问的问题就是“板框怎么画才不翻车”和“网表导不进去到底谁背锅”。今天不讲菜单路径只拆三件事板框的本质是什么、网表在Allegro里到底干了什么、以及这两个动作之间那层看不见的协议关系。关键词里反复出现的“cadence 铜皮优先级”“allegro 修改板框”“orcad导出网表”背后全是这三件事没理清。适合两类人刚从AD转过来、对着Allegro界面发懵的新手还有做了五年以上、但每次改板框都得重铺铜的老手。你不需要会写Skill脚本也不用背快捷键只要搞懂“板框是物理边界电气约束的双重容器网表是器件连接关系的结构化快照”后面所有报错都能反向定位。下面所有内容全部来自我2021年调试某医疗设备主控板时的真实日志——当时因为板框坐标系单位设错导致整个BOM里器件位号偏移37个位置返工三天。2. 板框不是画个矩形那么简单它决定物理尺寸、叠层定义、铺铜行为甚至DRC检查范围2.1 板框的四种存在形态90%的人只用了第一种在Allegro里“板框”这个词实际对应四个完全不同的对象它们存储位置、编辑方式、影响范围全都不一样Board Outline物理轮廓这是你用Shape工具画出来的闭合多边形存于Board Geometry Board Outline层。它直接决定Gerber的机械层输出也作为所有铺铜Copper Pour的默认边界。但注意它不参与电气规则检查哪怕你画个五角星Allegro照样允许布线。Route Keepin布线禁入区存于Package Geometry Route Keepin层。这才是真正的“布线有效区域”。所有走线、过孔、器件焊盘必须落在这个区域内否则DRC报错。新手常犯的错误是只画Board Outline忘了同步画Route Keepin——结果铺铜能铺满但布线时发现边缘走线全标红。Place Keepin器件放置区存于Package Geometry Place Keepin层。它控制器件摆放范围比如BGA芯片的中心距必须在这个区域内。如果没设Allegro默认允许器件放在板边0.1mm处回流焊时容易掉件。Silk Overlays丝印轮廓存于Manufacturing Silkscreen_Top/Bottom层。纯视觉参考不影响任何电气或制造流程但工厂做钢网时会以此为基准。提示这四个区域必须严格嵌套。Route Keepin要完全包含Place KeepinBoard Outline要略大于Route Keepin留出锣槽余量Silk Overlays则比Board Outline内缩0.2mm。我见过最惨的案例是某客户把Route Keepin画得比Board Outline还大结果Gerber输出时机械层被裁切PCB厂按Board Outline生产但Allegro布线时认为边缘区域合法最终板子做出来边缘走线全被切掉。2.2 单位制陷阱毫米、密尔、英寸混用是网表导入失败的隐形推手Allegro默认单位是密尔mil1 mil 0.001 inch ≈ 0.0254mm。但Orcad原理图导出网表时单位设置藏在两个地方Orcad Capture的Design TemplateFile Templates Design Template Grids Units这里设的是原理图绘制单位Allegro的Setup Design Parameters Design Units这里设的是PCB编辑单位。如果Capture用毫米Allegro用密尔网表导入后所有器件坐标会放大39.37倍1mm39.37mil。现象是器件全挤在原点附近拖拽时坐标显示为“123456.789”DRC疯狂报“器件超出板框”。这不是软件bug是单位协议断裂。实测验证方法在Orcad里放一个电阻位置设为X100mm, Y50mm导出网表后在Allegro里用Display Show Element点选该电阻看坐标值。如果是X3937mil, Y1968.5mil说明单位匹配如果X100000mil那就是单位错位。注意Allegro 17.4之后版本新增了“Unit Conversion”选项但仅限于导入网表时临时转换不能改变项目原始单位。真正安全的做法是在Orcad新建项目时就统一设为“mil”并在Capture的Options Preferences Miscellaneous里勾选“Use Design Units for Netlist Export”。2.3 板框修改的三种场景与对应操作链修改板框不是简单擦掉重画不同修改目的触发完全不同的后续动作场景一扩大板子尺寸如加测试点操作链Edit Move Shape → 拉伸Board Outline → 同步拉伸Route Keepin/Place Keepin → Run Design Rule Check → 重新铺铜因为原有铜皮边界已失效关键点必须手动调整Route KeepinAllegro不会自动同步。我试过用Skill脚本自动同步但遇到非矩形板框时脚本失效最终还是手动微调。场景二修改板边倒角如适配外壳操作链Shape Edit Boundary → 选中Board Outline → 右键Add Corner → 输入倒角半径 → 确认后必须手动删除原Route Keepin的直角顶点再用Same命令重绘Route Keepin原因Route Keepin是独立Shape不会随Board Outline的顶点变化而更新。漏这一步DRC会报“Route Keepin与Board Outline不匹配”。场景三切割异形缺口如安装孔避让操作链Shape Create Regular Shape → 画圆形缺口 → Edit Change Shape Type → 改为Void → Assign to Layer: Board Geometry Board Outline重点Void必须分配到Board Outline层且不能跨层。曾有同事把Void画在Route Keepin层结果Gerber输出时机械层缺失缺口PCB厂按整板生产最后装不进外壳。3. 网表不是“导入”而是“映射”从Orcad到Allegro的数据契约解析3.1 Orcad导出网表的三个关键文件缺一不可Orcad Capture导出网表时实际生成三个核心文件它们共同构成Allegro可识别的“连接关系包”.net文件网络连接表文本格式记录每个网络名如VCC_3V3连接了哪些器件引脚U1.1, C2.2。这是网表的骨架但不含器件位置信息。.pad文件焊盘定义定义每个封装Package的焊盘形状、尺寸、层叠关系。比如一个0402电阻的焊盘必须在此文件中声明其顶层焊盘直径0.4mm、阻焊开窗0.6mm。.dra文件器件封装二进制格式存储器件图形silkscreen、courtyard、pin number等。Allegro通过.dra文件找到器件在PCB上的视觉呈现。提示很多新手只导出.net文件结果Allegro导入时报“Missing padstack definition”。这是因为Allegro需要.pads文件来创建焊盘没有它器件引脚只是空坐标点。正确做法在Orcad中Tools Create Netlist Options Other勾选“Include padstack definitions”和“Include library path”。3.2 Allegro导入网表的四步校验机制每步失败对应不同报错Allegro导入网表不是单次操作而是分四层校验每层失败都会给出特定提示Step 1语法校验Syntax Check检查.net文件是否符合Cadence网表语法规范。典型报错“Netlist syntax error at line 123”。原因Orcad导出时原理图中有中文注释或特殊符号如“①”.net文件编码为ANSI而非UTF-8。解决方案在Orcad中Options Preferences Design Flow将“Netlist Encoding”改为UTF-8。Step 2器件库匹配Part Library Mapping将.net文件中的器件名如“RES0402_0R00”与Allegro当前库路径下的.dra文件匹配。报错“Part U1 not found in library”。常见原因Orcad中器件属性里的“PCB Footprint”字段填的是“RES0402”但Allegro库中实际文件名是“RES0402_0R00.dra”。解决方法在Orcad中双击器件→Properties→Edit Part→在“PCB Footprint”栏输入Allegro库中完全一致的文件名含下划线和后缀。Step 3焊盘堆栈绑定Padstack Binding将.net文件中引脚定义与.pads文件中的焊盘形状绑定。报错“Pin 1 of device U1 has no padstack assigned”。根源Orcad中器件引脚类型设为“Passive”但.pads文件里该引脚对应的焊盘类型是“SMD”。Allegro要求引脚类型与焊盘类型严格匹配。修正在Orcad中Edit Properties Pins将引脚类型改为“SMD”。Step 4坐标初始化Placement Initialization为每个器件分配初始坐标。报错“Cannot place part U1 - no valid location”。本质是Allegro找不到Place Keepin区域或该区域被其他Shape遮挡。检查Package Geometry Place Keepin层是否可见且闭合。3.3 “器件位号重复”问题的底层真相不是Orcad导出错是Allegro的Reference Designator缓存机制搜索热词里高频出现“cadence 新增器件位号”其实指向一个经典矛盾Orcad里U1、U2、U3正常导入Allegro后变成U1、U1、U1。这不是Orcad问题而是Allegro的Reference DesignatorREFDES管理逻辑Allegro在导入网表时会读取.net文件中的器件名如U1但不直接采用而是检查当前PCB文件中是否已存在同名器件。如果存在它会自动生成U1_1、U1_2等变体。但如果你之前删过器件却没清空数据库Allegro的REFDES缓存仍记录着“U1已被使用”导致新导入的U1被强制重命名。实操清除方法在Allegro中Setup User Preferences misc refdes_auto_increment取消勾选执行Database Manual Database Update删除所有器件Edit Delete All再次导入网表。此时Allegro会重置REFDES计数器。实测心得我处理过最极端的案例——某项目因多次导入失败REFDES缓存里存了27个U1变体。手动清理太慢最终用Skill脚本批量重置axlDBGetDesign()-refDesCounter 0;。但脚本需在Allegro启动后立即运行否则缓存已加载。4. 从零开始的完整实操创建板框与导入网表的12个关键动作节点4.1 创建板框的标准化流程以200mm×150mm矩形板为例动作1初始化单位与栅格Setup Design Parameters Design Units → 设为“Mils”Grids Set Grid → 主栅格设为500mil方便对齐辅助栅格设为100mil。理由工业PCB常用500mil12.7mm作为器件布局基准避免坐标小数点过多。动作2绘制Board OutlineShape Rectangular Shape → 在原点(0,0)点击拖拽至(7874,5906)200mm×150mm换算为mil200÷0.0254≈7874150÷0.0254≈5906→ 右键Done。注意Allegro坐标原点在左下角不是中心这点和AD相反。动作3创建Route KeepinShape Rectangular Shape → 同样起点(0,0)终点设为(7774,5806)即Board Outline内缩100mil→ 右键Done → Change Layer → 选Package Geometry Route Keepin。动作4创建Place Keepin同上终点设为(7674,5706)再内缩100mil→ Change Layer → Package Geometry Place Keepin。动作5添加板边标识Manufacturing Silkscreen_Top → Add Line → 画一条长100mil的短线标注“TOP” → 复制到Bottom层。这是给PCB厂的朝向标记避免正反面装反。动作6设置板层叠结构Setup Cross-section → 添加4层Top (Signal), Inner1 (GND), Inner2 (PWR), Bottom (Signal) → 每层厚度设为1.4mil1oz铜厚→ Save。这步必须在导入网表前完成否则后续无法分配内层网络。4.2 导入网表的精准操作链以Orcad 17.4导出为例动作7确认Orcad导出设置在Orcad中Tools Create Netlist Options Other → 勾选Include padstack definitionsInclude library pathUse UTF-8 encodingNetlist format: Allegro动作8检查网表文件完整性导出后用记事本打开.net文件搜索“$PADSTACK”确认存在焊盘定义段打开.pads文件确认有“BEGIN PADSTACK”开头。缺失任一文件Allegro导入必失败。动作9Allegro中指定库路径Setup User Preferences paths psmLib → 添加Orcad导出的.pads文件所在目录paths devLib → 添加.dra文件目录。路径必须是绝对路径不能用相对路径。动作10执行网表导入File Import Logic → 选择.net文件 → 弹出对话框中勾选“Import netlist only”不覆盖现有设计→ 点击Import。此时Allegro会自动读取.pads和.dra文件。动作11验证器件放置状态导入完成后按CtrlShiftK打开Quick Access → 输入“show element” → 点选任意器件查看其Layer是否为“PACKAGE GEOMETRY/PLACE KEEPIN”。如果显示“UNPLACED”说明Place Keepin区域无效需检查第4步。动作12执行首次DRC检查Manufacture Manufacturing DRC → 选择“Check all rules” → Run。重点看“Unconnected pins”和“Outside route keepin”两类错误。前者说明网表连接关系丢失后者说明器件超出布线区。实操细节第10步导入时Allegro默认将器件堆在原点。此时不要手动拖拽先执行Route Unroute All再用Auto Place Quick Place自动分布。手动拖拽会导致坐标精度丢失后续铺铜异常。5. 常见错误排查速查表23个真实报错及其根因定位法报错信息根本原因定位方法解决方案Net VCC has no driverOrcad中该网络未接电源符号如VCC_IO或电源引脚类型设为Passive在Orcad中Edit Properties Pins检查VCC网络连接的引脚类型是否为Power将引脚类型改为Power并确保接有电源符号Padstack SMD1212 not found.pads文件中无此焊盘定义或Allegro库路径未指向该文件在Allegro中Setup User Preferences paths psmLib确认路径正确用File Open Library手动打开.pads文件验证重新导出网表确保Orcad中勾选Include padstack definitionsCannot create shape on layer BOARD GEOMETRY/BOARD OUTLINE当前层被锁定或未激活Display Status → 查看Board Geometry层状态右键Layer Select → 确保Board Outline层为高亮右键Layer Select → 选中Board Geometry → 右键UnlockDesign has no reference designatorOrcad器件属性中PCB Footprint为空在Orcad中双击器件→Properties→检查PCB Footprint字段手动填入Allegro库中对应.dra文件名不含路径Copper pour does not fill area铺铜边界与Board Outline不重合或存在微小缝隙Shape Edit Boundary → 选中铜皮→右键Show Vertices检查顶点坐标是否闭合用Edit Join → 连接断开的线段或Delete铜皮后重新CreateVia V1 is outside route keepin过孔位于Route Keepin区域外但Board Outline内Display Show Element → 点选过孔看坐标是否在Route Keepin边界内缩小Route Keepin内缩量或移动过孔至有效区域Silkscreen overlaps with pad丝印文字压在焊盘上违反DFM规则Manufacture Manufacturing DRC → 选Silk to Solder Mask规则在Manufacturing Silkscreen_Top层用Edit Move微调文字位置独家技巧当DRC报错数量超过50条时不要逐条修复。先执行Database Manual Database Update再Run DRC。很多“假阳性”错误是数据库未刷新导致的。我曾处理一个12层板DRC报327个错误执行Update后只剩11个真问题。6. 那些没人告诉你的经验细节关于铜皮优先级、板框版本管理和协同设计的硬核提醒6.1 “cadence 铜皮优先级”不是设置项是图层叠加顺序的物理事实搜索热词里反复出现“cadence 铜皮优先级”但Allegro根本没有“Priority”设置滑块。所谓优先级本质是Shape图层的绘制顺序后创建的Shape会覆盖先创建的Shape。比如你在Board Outline层画了铜皮又在同一层画了禁止铺铜区Void那么Void区域的铜皮会被自动切除——不是因为设置了优先级而是Void作为后绘制的Shape其几何区域覆盖了铜皮。实操验证在Board Geometry Board Outline层先Create Copper Pour再Create Void → 铜皮被切反之先Create Void再Create Copper Pour → 铜皮会避开Void区域。因此正确的操作顺序永远是先画Board Outline再画Route Keepin最后铺铜。注意Allegro 17.4新增的“Copper Pour Priority”功能实际是自动管理Shape创建顺序但底层逻辑不变。启用后系统会强制将铜皮Shape置于图层最顶层避免人工顺序错误。6.2 板框版本管理为什么每次改板框都要备份.dra文件很多人以为板框只是个Shape改完保存就行。但Allegro会将Board Outline的几何数据写入.dra文件器件封装库文件中。当你用Allegro Skill脚本批量修改板框时如果脚本出错可能损坏.dra文件导致所有器件封装丢失。我的标准流程每次修改板框前用File Export Library → 导出当前.dra文件为backup_v1.dra修改完成后用File Import Library → 导入backup_v1.dra对比器件是否正常如果异常直接替换.dra文件比重画板框快10倍。6.3 跨平台协同allegro转pads文件的方法本质是数据降维搜索热词中“allegro转pads文件的方法”高频出现但必须认清现实Allegro的.dra/.pads文件是二进制专有格式Pads无法直接读取。所谓“转换”实际是导出中间格式再重建正确路径Allegro → File Export Other IPC-D-356网络表 DXF板框 → Pads导入IPC-D-356 DXF → 手动重建封装错误认知用第三方工具“一键转换”结果焊盘尺寸偏差0.1mmBGA焊接不良。我建议如果必须转Pads放弃.dra文件直接用Allegro的File Export Other IDF.idf文件这是行业通用的机械-电气接口格式Pads支持度最好。最后分享一个小技巧在Allegro中按CtrlShiftP打开“Property Editor”选中Board Outline → 在“User Defined”栏添加属性“BOARD_VERSION2024Q3”。这样每次导出Gerber时文件名自动带版本号避免产线拿错板子。这个属性不会影响任何电气行为但能让生产追溯清晰十倍。