1. 为什么安路TD与Modelsim联合仿真值得花时间折腾安路科技的TDTang Dynasty系列FPGA开发工具链在国内中小规模逻辑设计圈子里用得越来越多尤其是Anlogic EG4、AL3等系列芯片性价比确实能打。但只要你用过TD自带的仿真工具大概率会有一种能用但不好用的感觉——波形加载慢、信号层级不直观、调试手段有限。所以很多人第一反应就是把TD和Modelsim搭起来做联合仿真。这个思路本身没问题Modelsim在仿真波形查看、断点调试、覆盖率分析这些方面的成熟度确实是TD自带仿真器短期内追不上的。但问题在于TD和Modelsim的联合流程不像VivadoModelsim那样有官方手把手的文档很多环节需要自己踩坑。我自己在安路EG4系列上做过几个项目从IP核编译到波形调试前后踩了不少坑有些问题卡了一整天都找不到原因。这篇文章就把整个流程拆开讲清楚包括IP核怎么编译、库怎么映射、波形为什么是红线、覆盖率文件怎么合并这些高频问题。不管你是刚接触安路TD的新手还是已经用过一段时间但联合仿真总是出问题的老手下面这些内容应该都能帮你省下不少时间。我尽量把每个步骤的为什么也讲清楚这样你遇到变体情况时能自己判断怎么处理。2. 联合仿真的整体思路与工具链选型2.1 为什么不用TD自带仿真器而选ModelsimTD自带的仿真工具底层其实也是基于Model Technology的仿真内核做了一定封装但封装之后暴露给用户的控制粒度就粗了很多。举个很实际的例子TD自带仿真器在查看跨模块信号时经常需要你手动展开很多层而且波形窗口的缩放和标记操作响应比较慢。当你的设计里有多个时钟域、几十个状态机的时候这种体验会让人很烦躁。Modelsim的优势在于第一波形窗口的操作效率高支持通配符添加信号、支持波形分组保存第二断点调试和单步执行更灵活可以在信号变化时触发断点第三覆盖率分析功能完善能直接生成HTML报告。这些在复杂设计的验证阶段非常关键。但选Modelsim也有代价。你需要自己管理仿真库的编译和映射TD生成的IP核需要单独编译到Modelsim的库中仿真脚本需要自己写。这些就是本文要重点解决的问题。2.2 工具版本搭配的坑版本搭配这件事我踩过最大的坑就是Modelsim版本和TD版本不匹配导致IP核仿真模型编译失败。安路TD每个大版本更新时IP核的仿真模型可能会有细微变化比如使用了新的SystemVerilog语法特性老版本Modelsim就不支持。我实测下来比较稳的搭配是TD版本Modelsim版本备注TD 5.6.xModelsim SE 2020.4最稳定组合TD 5.5.xModelsim SE 2019.2需要手动改仿真模型中的部分语法TD 5.7.xModelsim SE 2022.2支持较好推荐如果你用的是Modelsim DE版本注意DE版本对混合语言仿真的支持需要额外配置SE版本在这方面省心很多。另外Linux环境下Modelsim的安装和激活流程和Windows有差异后面会单独说。2.3 联合仿真的两种模式TD和Modelsim联合仿真有两种模式一种是手动模式你自己写do脚本、自己编译库、自己启动仿真另一种是半自动模式利用TD生成仿真脚本框架你再手动调整。我推荐新手从半自动模式入手等熟悉了整个流程再转手动模式。半自动模式的核心思路是TD在综合完成后可以生成一个仿真用的文件列表和顶层testbench模板你把这个模板拿到Modelsim里配合自己编译的库就能跑起来。手动模式则完全脱离TD所有文件列表和编译顺序都自己控制适合需要精细控制仿真环境的场景。3. IP核编译与仿真库映射的核心细节3.1 安路IP核的仿真模型在哪里安路TD安装目录下IP核的仿真模型通常放在$TD_INSTALL_PATH/ip/simulation或者类似路径下。不同IP核的仿真模型组织方式不一样有的是已经编译好的Verilog源文件有的是加密的.vp文件还有的是需要你手动编译的库文件。以常用的PLL、FIFO、RAM这些IP为例它们的仿真模型一般在ip/ip_name/sim/目录下。你需要做的是把这些仿真模型文件加入Modelsim的编译列表。但注意不是所有IP核的仿真模型都能直接编译通过有些需要依赖安路的基础仿真库。3.2 编译安路仿真库的完整步骤安路的基础仿真库通常叫anlogic_sim_lib或者类似名字里面包含了安路原语primitive的仿真行为模型。这个库必须最先编译因为所有IP核的仿真模型都依赖它。具体操作步骤找到安路仿真库源文件目录一般在$TD_INSTALL_PATH/sim/lib/下。在Modelsim中创建一个新的库命名为anlogic_lib。将库源文件按依赖顺序编译进去。注意安路的仿真库文件之间有依赖关系不能随便打乱顺序。通常的顺序是基础原语 → IO模型 → 存储器模型 → 专用IP模型。编译完成后检查是否有编译错误。如果有关于include文件找不到的错误需要手动指定include路径。我自己的做法是写一个compile_anlogic_lib.do脚本把编译命令固化下来这样每次换项目只需要改路径就行。脚本大概长这样# compile_anlogic_lib.do vlib anlogic_lib vmap anlogic_lib anlogic_lib vlog -work anlogic_lib incdir$env(TD_INSTALL_PATH)/sim/include \ $env(TD_INSTALL_PATH)/sim/lib/anlogic_prim.v vlog -work anlogic_lib incdir$env(TD_INSTALL_PATH)/sim/include \ $env(TD_INSTALL_PATH)/sim/lib/anlogic_io.v vlog -work anlogic_lib incdir$env(TD_INSTALL_PATH)/sim/include \ $env(TD_INSTALL_PATH)/sim/lib/anlogic_mem.v注意$env(TD_INSTALL_PATH)这个环境变量需要提前设置好或者在脚本里直接写绝对路径。Windows下路径中的反斜杠要改成正斜杠否则Modelsim的Tcl解释器会报错。3.3 IP核仿真模型的编译顺序与依赖处理编译完基础库之后接下来编译IP核的仿真模型。这里有个关键点不同IP核之间可能有依赖关系。比如你用了PLLPLL的仿真模型可能依赖基础库中的时钟管理原语你用了DDR控制器它的仿真模型可能依赖多个基础IP的仿真模型。我的建议是先编译所有IP核共用的基础仿真模型再编译各个IP核自己的仿真模型。如果编译过程中报module not found的错误说明有依赖没有提前编译需要找到对应的源文件先编译。另外安路有些IP核的仿真模型是加密的文件名后缀可能是.vp。这种文件需要用Modelsim的vlog命令配合-protect选项来编译或者直接使用安路提供的预编译库。如果你在编译时看到encrypted source file之类的提示就属于这种情况。3.4 库映射的常见错误与排查库映射vmap这一步看起来简单但出错率很高。最常见的错误是映射路径写错导致Modelsim找不到库。另一个常见错误是映射了错误的库版本比如把不同TD版本编译的库混用。排查库映射问题的方法在Modelsim的Transcript窗口输入vmap命令查看当前所有库的映射关系。确认anlogic_lib指向的路径是正确的并且该路径下确实有_info文件。如果没有_info文件说明库没有编译成功。还有一个坑是Windows下路径中包含空格或中文字符Modelsim可能无法正确识别。所以TD的安装路径最好全英文、无空格。4. 从TD工程到Modelsim仿真的完整实操流程4.1 TD工程侧的准备工作在TD中完成综合之后不要急着直接点仿真。先做几件事第一确认你的顶层模块名和testbench模块名不冲突。TD生成的仿真文件列表中顶层模块名默认是top如果你的testbench也叫top会冲突。第二检查TD生成的仿真文件列表。在TD的Project菜单下找到Generate Simulation File或者类似选项生成一个.f文件列表。这个列表包含了你的设计源文件、IP核仿真模型、以及TD自动生成的仿真顶层。第三确认IP核的仿真模型路径已经包含在文件列表中。有时候TD不会自动把IP核仿真模型加入列表需要你手动添加。4.2 Modelsim工程的建立与文件组织我习惯在Modelsim中建立一个独立的工程目录结构如下sim_project/ ├── lib/ # 编译好的库 ├── src/ # 设计源文件从TD工程复制或链接 ├── tb/ # testbench文件 ├── ip_sim/ # IP核仿真模型 ├── scripts/ # do脚本 └── wave/ # 波形保存目录建立工程时先编译库再编译设计源文件最后编译testbench。编译顺序很重要基础库 → IP核仿真模型 → 设计源文件 → testbench。4.3 仿真脚本的编写要点一个完整的仿真do脚本应该包含以下步骤# run_sim.do # 1. 清理之前的仿真 quit -sim # 2. 映射库 vmap anlogic_lib ./lib/anlogic_lib vmap work ./lib/work # 3. 编译设计文件 vlog -work work incdir./src ./src/*.v vlog -work work incdir./tb ./tb/tb_top.v # 4. 加载仿真 vsim -t 1ps -L anlogic_lib -L work work.tb_top # 5. 添加波形 add wave -r /* # 6. 运行仿真 run 100us这个脚本里-t 1ps指定了仿真时间精度-L指定了库搜索路径。add wave -r /*是递归添加所有信号方便调试但会拖慢仿真速度正式跑的时候建议只添加关键信号。4.4 波形调试的实操技巧波形调试阶段我常用的几个技巧第一用add wave -divider给波形分组把不同时钟域的信号分开显示看起来清爽很多。第二用virtual signal把总线信号拆分成多个单bit信号方便观察每一位的变化。第三用when命令设置条件断点。比如when {/tb_top/state 3b101} {echo State reached}当状态机进入特定状态时自动暂停。第四波形保存。用write wave命令把当前波形保存为.wlf文件下次可以直接打开不用重新跑仿真。5. 高频问题排查与避坑经验实录5.1 波形全是红线怎么办这是被问得最多的问题。波形显示红线通常意味着信号的值是X不定态。造成不定态的原因有很多按出现频率排序现象可能原因排查方法所有信号都是红线时钟或复位没有正确初始化检查testbench中时钟是否翻转、复位是否释放部分信号红线该信号驱动源未初始化追溯该信号的驱动逻辑检查寄存器初值IP核输出红线IP核仿真模型未正确编译或未加载检查库映射和IP核仿真模型是否编译成功仿真开始后一段时间才变红跨时钟域信号未同步检查CDC路径添加同步器我遇到过一次特别隐蔽的情况PLL的锁定信号一直是红线查了半天发现是PLL仿真模型中的参考时钟频率参数和testbench中给的时钟频率不匹配。PLL仿真模型在频率不匹配时会输出不定态。所以IP核的参数配置一定要和testbench中的激励一致。5.2 IP核编译报错的典型场景IP核编译报错最常见的有三类第一类找不到include文件。安路IP核仿真模型中经常include一些公共定义文件这些文件在TD安装目录的sim/include下。解决方法是在vlog命令中加incdir指定include路径。第二类语法错误。有些IP核仿真模型使用了SystemVerilog语法如果你的Modelsim版本不支持或者没有开启SV支持就会报语法错误。解决方法是在vlog命令中加-sv选项或者升级Modelsim版本。第三类模块重复定义。如果你同时编译了多个IP核的仿真模型而它们都定义了同一个模块名就会冲突。解决方法是只编译你实际用到的IP核仿真模型或者用-L指定库搜索顺序。5.3 覆盖率文件合并的操作方法Modelsim的覆盖率文件默认是每个仿真过程生成一个.ucdb文件。如果你跑了多次仿真想合并覆盖率结果可以用vcover merge命令vcover merge merged.ucdb run1.ucdb run2.ucdb run3.ucdb合并之后用vcover report生成文本报告或者用vcover html生成HTML报告。注意合并覆盖率文件时要求所有.ucdb文件来自同一个设计版本否则合并结果没有意义。5.4 Linux环境下Modelsim的安装与激活注意事项Linux下Modelsim的安装和Windows差别不大但有几个点需要注意第一安装包要选对。Linux版本的Modelsim安装包通常是.run文件需要先赋予执行权限再运行。第二激活方式。Linux下通常使用LM_LICENSE_FILE环境变量指定license文件路径。如果license文件路径中有空格需要用引号括起来。第三库编译时的路径问题。Linux下路径分隔符是正斜杠和Windows一致但环境变量的引用方式不同。在do脚本中引用环境变量要用$env(VAR_NAME)。第四权限问题。Linux下如果Modelsim安装在系统目录普通用户可能没有写权限导致库编译失败。建议把库编译到用户目录下。6. 联合仿真效率提升的进阶技巧6.1 用脚本自动化整个仿真流程手动敲命令效率太低我习惯把整个流程写成一个Makefile或者Shell脚本。比如#!/bin/bash # run_sim.sh export TD_INSTALL_PATH/opt/anlogic/td vsim -c -do do scripts/compile_lib.do; do scripts/run_sim.do; quit -f这样每次只需要执行一个命令就能完成编译和仿真。如果配合CI工具还能实现自动化回归测试。6.2 波形对比与回归测试Modelsim支持波形对比功能。你可以把一次黄金仿真的波形保存下来后续每次修改设计后把新波形和黄金波形对比快速发现异常。具体操作是用write wave保存参考波形然后用compare wave命令进行对比。回归测试的思路是写一个脚本自动跑多个testcase每个testcase跑完后检查覆盖率是否达标、是否有断言失败。如果都通过就自动进入下一个testcase。6.3 仿真性能优化的几个手段仿真速度慢是常态尤其是门级仿真。几个优化手段第一减少波形记录信号数量。只记录关键信号不要add wave -r /*。第二使用-novopt选项关闭优化虽然会降低仿真速度但能保证信号可见性。如果不需要看内部信号可以开启优化提升速度。第三把仿真时间精度从1ps改成1ns减少仿真事件数量。第四对于长时间仿真使用run -all配合when条件断点避免手动干预。6.4 与Vivado联合仿真的差异对比如果你同时用过VivadoModelsim和安路TDModelsim会发现几个明显差异对比项VivadoModelsim安路TDModelsim库编译Vivado自动完成需要手动编译IP核仿真模型自动加入需要手动加入仿真脚本自动生成需要手动编写或调整波形调试集成度较高需要手动配置文档支持完善相对较少这些差异意味着安路TDModelsim的联合仿真需要你投入更多前期配置时间但一旦配置好后续使用体验和VivadoModelsim差别不大。7. 几个容易被忽略的细节7.1 testbench中的时钟和复位处理安路IP核的仿真模型对时钟和复位有特定要求。比如PLL仿真模型要求参考时钟在复位释放前就必须稳定翻转否则PLL可能无法锁定。FIFO仿真模型要求复位信号至少保持一定周期否则内部状态机可能不初始化。我的做法是在testbench中统一处理时钟和复位先给时钟等100ns再释放复位再等100ns然后开始激励。这样能避免大部分初始化问题。7.2 仿真模型与综合模型的差异IP核的仿真模型和综合模型行为可能不完全一致。仿真模型为了加快仿真速度可能会简化某些行为。比如某些IP核的仿真模型不模拟真实的建立保持时间导致仿真通过但实际硬件不工作。所以仿真通过只是第一步最终还是要上板验证。仿真阶段重点关注功能正确性时序问题留给静态时序分析工具。7.3 文件路径中的空格和特殊字符这个问题看似小但坑了很多人。TD安装路径、工程路径、库路径中如果有空格或中文字符Modelsim可能无法正确解析。我见过最离谱的情况是路径中有一个空格导致vlog命令把路径拆成了两个参数编译直接失败。所以从TD安装开始所有路径都用全英文、无空格、无特殊字符。这是最省心的做法。7.4 仿真日志的保存与分析Modelsim的Transcript窗口内容默认不保存仿真结束后就没了。如果仿真过程中有警告或错误你需要在仿真结束后回头查看就很麻烦。我的做法是在do脚本开头加transcript file sim_log.txt把Transcript内容保存到文件。仿真结束后用grep搜索Error、Warning、X等关键词快速定位问题。8. 我个人在实际操作中的体会安路TDModelsim联合仿真这件事说难不难说简单也不简单。核心难点不在技术本身而在于信息分散、文档不全很多问题需要自己摸索。我刚开始用的时候光是让第一个仿真跑起来就花了两天时间大部分时间都耗在库编译和路径配置上。后来我总结出一个原则把所有配置固化成脚本把所有路径写成变量。这样换项目的时候只需要改变量值不用重新踩一遍坑。另外遇到问题先看Transcript窗口的报错信息Modelsim的报错通常很具体顺着报错找原因比盲目搜索效率高得多。还有一个经验是不要等到设计全部写完才开始搭仿真环境。在项目初期就把仿真流程跑通哪怕只是一个简单的计数器这样后面加IP核、加复杂逻辑的时候仿真环境已经就绪能省很多时间。最后分享一个小技巧如果你在Modelsim中调试时发现某个信号一直看不到先检查这个信号是否被优化掉了。在vsim命令中加-novopt选项可以关闭优化保证所有信号可见。虽然仿真速度会慢一些但调试阶段这个代价是值得的。