1. BUCK电路工作的物理本质三条关键电流路径与死区时间很多工程师第一次画BUCK降压电路时都觉得这玩意儿简单一个开关管、一个电感、一个续流管、两个电容再配个控制芯片完事。等到板子回来示波器一夹问题全来了——开关节点振铃、输出电压纹波大、EMI超标甚至负载稍大一点效率就掉得没法看。问题不在于BUCK的拓扑有多复杂而在于很多人只记住了它的平均行为忽略了它每一时刻的开关瞬态行为。一组MOS管在几百纳秒内完成导通和关断2A、3A甚至更大电流在板子上不断换路电流走哪条路、绕了多远直接决定了你的噪声和效率。这就像看一个城市早晚高峰的交通平均车速看起来没问题但拥堵都出现在特定路段和特定时刻只有堵过的司机才记得清楚。1.1 开关周期内电流从输入端流进电感的路径先看BUCK最基本的工作过程。高边MOS导通时输入端电流经过高边MOS管流向开关节点SW再进入电感一部分给输出电容充电一部分流向负载。此时低边MOS是关断的电流没有其他去处。电感的伏秒平衡特性决定了它在导通阶段储存能量电流以前斜率线性上升。在CCM连续导通模式下忽略电感的铜阻和MOS导通压降电感电流的上升斜率约为[ \frac{di}{dt} \frac{V_{IN} - V_{OUT}}{L} ]举个例子12V输入、5V输出、电感选4.7uH电流上升斜率大约是 1.5A/微秒。频率500kHz时每个周期2微秒占空比约42%也就是说高边MOS导通约0.85微秒这段时间电感电流大约涨了1.3A。看起来不大但注意一个细节这个电流是从输入电容、经过高边MOS、再经过电感流出去的整个回路形成了一个完整的高频电流环。真正容易出问题的是换流瞬间。高边MOS关断时电感电流不能突变续流路径必须无缝接管。如果续流路径的阻抗高、环路大SW节点的电压就会瞬间被电感电流拉向地电位以下直到低边MOS的体二极管或同步整流管导通。这个换流过程持续只有几十纳秒但就是这几十纳秒决定了你开关节点上振铃尖峰的高度。1.2 寄生电感与di/dt噪声的本质来源搞懂开关波形之前先记住一个公式[ V L \times \frac{di}{dt} ]这不是什么高深理论但它解释了几乎所有BUCK噪声问题的根源。高频MOS管的开关速度非常快电流变化率可以达到 0.5~2A/ns。假设开关节点到电感的走线寄生电感只有1nH在 1A/ns 的电流变化率下这条走线上就会感应出约1V的电压降。如果寄生电感是2nH那就是2V。这里有个关键认知走线越短寄生电感越小但这不代表走线细一点也没关系。PCB走线的寄生电感主要由长度和回路面积决定。同样长度的走线如果回流路径紧贴在下方环路面积小等效电感就低如果回流路径绕了很大的圈等效电感会明显增大。所以BUCK布局最核心的任务就一件事把所有高频电流回路的面积做到最小。我在实际项目中看到太多SW节点上叠了200MHz左右的振铃幅度甚至超过1V振荡源就是开关节点的寄生电感与MOS管输出电容谐振的结果。这类振铃对效率影响不大但对EMI测试是灾难性的空载都会跳出去。1.3 死区时间与体二极管续流效率损失容易忽视的窗口同步BUCK的低边MOS不是一直导通的。为了防止两个管同时导通发生短路控制电路会在切换时插入一个死区时间——高边关断之后等一段低边再导通低边关断之后等一段高边再导通。问题在于死区时间内同步MOS还没导通电感电流只能靠低边MOS的体二极管续流。体二极管的正向压降通常有0.7V甚至更高即使死区时间只有30ns假设开关频率1MHz每个周期有60ns死区占整个周期的6%。如果输出电流3A这部分额外损耗大约是 0.7V×3A×6% 0.126W。看起来不大但在轻载效率上非常明显。3A输出时0.126W相对于输出15W只占0.84%但300mA输出时输出功率1.5W这个损耗就占了8.4%。很多用电池供电的产品在休眠唤醒场景下效率比预期低就是这个原因。另外还有反向恢复损耗。体二极管关断时会有反向恢复电荷如果低边MOS直接切换为高边MOS导通这个反向恢复电流理论上是透过低边MOS体二极管进行的它与寄生振荡有关会叠加在SW节点上产生额外的开关损耗。这也是为什么要关注数据手册上死区时间的设置——有些芯片提供死区时间调整引脚有些必须通过外部电阻配置具体看选型方案。2. 效率优化的真实取舍同步整流、开关频率与电感损耗效率优化的本质不是单纯换一个低阻抗的器件而是在导通损耗、开关损耗、驱动损耗、静态损耗之间找平衡。很多刚入行的工程师喜欢盯着MOS的Rdson往死里卷选一个特别低阻抗的管子结果栅极电荷巨大开关频率一提就发热。这就是典型的没算总账。2.1 同步整流与二极管续流的效率差距异步BUCK用肖特基二极管续流同步BUCK用低边MOS管续流。表面看只是换了个元件实际上是两个不同数量级的损耗模型。假设输出电流3A。异步方案用一颗VF0.45V的肖特基续流占空比是1-D58%12V转5V时那么续流期间平均损耗约为 0.45V×3A×58% 0.78W。这是在CCM下还算不错的结果。再看同步方案低边MOS选20mΩ的Rdson占空比影响不大损耗是 3A×3A×0.02Ω×58% 0.1W。两种方案差距接近8倍。所以只要不是成本极度敏感或者输入电压极低同步BUCK基本上是中大电流应用的首选。低输入电压例如5V转3.3V二极管0.4V压降占输入电压比例太高了同步MOS管虽然贵一点但整体效率差5~10个百分点都正常。这颗管省的损耗不仅意味着更好的节能表现还意味着电源部分不再需要大面积的散热铜箔板子的尺寸和物料成本都能压下来。2.2 开关频率是投入产出比的选择题开关频率的选择直接决定了电感和电容的尺寸也决定了开关损耗的高低。频率高电感可以选小纹波相对小瞬态响应快但高边MOS的开关损耗几乎和频率成正比频率低开关损耗小但电感体积、滤波电容容量都要增大。给一组我自己常用的参考值开关频率适用输入输出范围电感典型取值特点100~300kHz高输入电压24V以上22~47uH开关损耗低电感体积大适合大功率500~800kHz12V、5V中低压4.7~10uH平衡点好体积与温升都可控1MHz以上3.3V、5V低压输出1~2.2uH体积最小EMI设计难度大MOS管的开关损耗可以粗略估算为[ P_{sw} \approx \frac{1}{2} \times V_{IN} \times I_{OUT} \times (t_{rise}t_{fall}) \times f_{sw} ]还是12V输入、5V输出、3A负载、频率从500kHz提到1MHz。假设开关沿时间是15ns单次开关损耗约 0.5×12×3×30ns 540nJ500kHz时0.27W1MHz时0.54W。注意这还只是高边管的开关损耗低边同步管在死区附近的体二极管反向恢复也会叠加。所以频率翻倍效率掉1~2个百分点是很正常的。反过来频率低到100kHz级电感要选大好几倍而且电感绕线的匝数增多DCR变大满载铜损不一定比高频小。我做过一个36V转5V的方案一开始按600kHz设计电感用的是6.8uH结果满载效率只有89%后来改到300kHz、电感换成15uH效率提到93%代价是板子上的电感从6mm×6mm变成了10mm×10mm。2.3 电感选型为什么要预留足够的饱和电流余量电感纹波电流 (\Delta I_L) 的标准设计值是最大输出电流的 20%~40%一般取30%作为折中。感值计算公式[ L \frac{V_{IN} - V_{OUT}}{f_{sw} \times \Delta I_L} \times D ]还是12V转5V、输出电流3A、频率500kHz取ripple为30%即0.9A占空比D0.42[ L \frac{7V}{500k \times 0.9A} \times 0.42 \approx 6.5uH ]所以取标准值6.8uH比较合适。如果要参考封装规格就得按峰值电流来选电感额定饱和电流。这里的峰值电流是平均电流加上一半纹波(3 0.45 3.45A)。但这只是常温下的理论值电感在高负载、高温时电感量会下降饱和电流余量至少留20~30%。如果上述例子这颗6.8uH电感的饱和电流至少5A。选个Isat3.5A的看起来正好够实际一热就出事。电感还有一个容易被忽略的指标叫磁芯损耗。频率越高、纹波电流越大、磁通摆幅越大磁芯损耗越大。这就解释了为什么同样感值的功率电感一体成型的比铁氧体的高频表现好很多——一体成型的磁粉芯在高频下磁芯损耗更低同时本身带磁屏蔽漏磁小EMI也好处理。如果是音视频、传感器这类对噪声敏感的负载强烈推荐用屏蔽式电感。2.4 轻载模式下PFM与CCM的取舍很多BUCK芯片提供PFM脉冲频率调制模式和CCM强制连续导通模式。轻载时PFM通过拉长周期、减少开关次数来降低开关损耗CCM模式下每个周期都保持完整开关损耗与频率严格成正比。这两种模式的取舍一定要结合具体应用来做。PFM轻载效率确实漂亮但代价是输出纹波大、频率离散度高在某些带宽敏感场景下可能会干扰其他电路。CCM模式纹波干净、频率固定对EMC设计和环路补偿更友好代价就是小电流时也就是几十毫瓦级别但你别小看这几十毫瓦——如果设备平时大部分时间都在休眠待机几十毫瓦对电池续航的影响会被放大。如果设计的负载对纹波极其敏感比如给ADC或小信号放大器供电建议直接选强制CCM模式的芯片或者通过外部配置禁用PFM。如果做的是电池供电、对轻载续航敏感的设备PFM优势明显但预先评估一下它在低负载下的纹波幅度是否在系统容忍范围内。最好的办法是在样机上实测一组数据根据真实负载剖面决定模式而不是拍脑袋选默认配置。3. PCB布局的降噪核心高di/dt环路面积与过孔回流设计PCB布局是整个BUCK设计中最能体现经验的环节。同样的原理图、同样的物料清单布局不同测出来的纹波和EMI可能差出两倍不止。很多工程师第一版板子出来EMI不过就想着加磁珠、加屏蔽罩、加大吸收电路结果改了三版发现都没用最后一查是输出开关回路绕了个大圈。3.1 先圈出坏电流哪些回路是必须缩到最小的BUCK电路里有几条高频电流路径按危险等级排个序第一优先级输入电容→高边MOS→低边MOS→输入电容。这是高边开通瞬间的主电流回路电流变化率极大。这个回路面积每增加1平方厘米你后续可能要付出成倍的EMI调试时间。第二优先级低边MOS→电感→输出电容→地这条续流回路。流经它的电流换向发生在高边关断瞬间同样有很高的di/dt但发生在功率MOS已经切换完成后的稳态中噪声强度会稍低。第三优先级自举电容回路。高边MOS的栅极驱动电流来自自举电容每次开关都要经历充放电这个回路虽然电流小但它直接挨着高边管的栅极环路过大会引起驱动波形畸变严重时造成开关沿变缓、损耗上升。判断回路好坏有个很实用的方法从开关节点往回看到最近的输入电容地焊盘面积是否被压缩到由芯片封装尺寸决定的最小值。如果芯片SW引脚到输入电容正极之间的距离超过2~3mm或者GND过孔绕了半个板子才回到输入电容负极基本就能断定布局需要大改。3.2 关键元件摆放输入电容比输出电容更需要贴近芯片我知道很多人习惯把输入输出电容对称摆在芯片两侧看起来整齐美观。实际从电流路径看输入电容必须比输出电容离芯片更近。原因在于输入电容承担的是PWM输入电流阶跃前面说过高边MOS导通瞬间输入电容必须近距离提供瞬态电流而输出电容只工作在电感电流的续流周期换流速度相对缓和。另一个原因是如果输入电容离得远输入走线因为长度形成的寄生电感会与高边MOS产生谐振在VIN引脚处形成明显的电压跌落和毛刺有些芯片甚至会因为VIN毛刺过低触发UVLO保护出现带着轻载也打嗝的怪故障。具体摆放可以参考这几个原则输入陶瓷电容一般是10~22uF放在芯片VIN引脚和PGND引脚的正下方尽量保证电容焊盘到引脚之间的走线宽度不小于电容宽度。不要为了美观把电容排成一排最好形成一个回路面积最小的闭环。如果一个芯片有多个VIN引脚和PGND引脚优先给高频旁路电容使用离开关管最近的那组引脚。输出电容可以适当离远一些但要保证从电感输出端到输出电容的走线是旁路不要绕到开关节点附近再绕回来否则噪声会顺着输岀走线耦合过去。3.3 地平面与过孔阵列PGND和AGND到底怎么处理地平面设计是BUCK布局中最容易走极端的话题### 3.3 地平面与过孔阵列PGND和AGND到底怎么处理地平面设计是BUCK布局中最容易走极端的话题。有人喜欢把地铜皮大面积铺满有人喜欢把功率地和信号地严格分开再单点连接。我的实践经验是对于BUCK降压电路优先保证PGND有完整连续的底层铜皮不要为了隔离而在功率地回流路径上挖断铜皮。先说为什么。功率电流的回流路径沿着底层地平面走如果被挖了一条长槽或被人为隔开回流电流必须绕过缺口才能到达输入电容地这就无形中把次级安培回路变大了。涡流一变大EMI就会恶化布局层面再花哨的滤波都救不回来。但不挖断不等于不区分。我常用的做法是功率地的噪声电流要尽量限制在某一层信号地反馈分压电阻、补偿网络、软启动电容的参考地通过一个单独的过孔或一小段铜皮连接到功率地网上连接点选在输出电容的地焊盘附近。这样既保证功率回路连续又避免信号地直接落在功率电流路径中间、被高di/dt噪声调制。有些人喜欢在所有过孔旁边密排地过孔。其实关键不是多而是地过孔的位置必须紧贴电流换流的元件焊盘。比如低边MOS的源极焊盘旁边如果只有0.5mm过孔间距并联多个过孔的路径它们的寄生电感才能压到足够低。这是开关节点换流时最大的地电位弹跳来源也是最值得花过孔的地方。3.4 反馈采样走线为什么输出端直接拉线可能是坏主意反馈线是另一个高频踩坑点。很多芯片的FB引脚输入阻抗很高它不消耗多大电流但它对噪声极其敏感。如果把反馈走线从SW节点附近穿过或者走线和电感正下方并行示波器上看到的输出电压纹波可能只是真实纹波的一部分芯片却没发现问题最终调出来的环路稳定性和预想完全不是一回事。推荐的布局策略很简单输出电压采样点放在输出电容正极用一根细线0.2mm左右足够就近走回FB引脚和分压电阻。分压电阻的上端从采样点取信号下端直接接信号地。这条线尽量避开SW节点、自举电容和电感的正下方必要时用信号地铜皮包住它。还有一个很有用的技巧叫远端采样如果你的降压器输出线和负载之间有一段较长走线可以在负载端再并联一组采样电阻走两根细线回到芯片的差分采样引脚如果芯片支持的话能消除输出铜箔上的压降影响。这一点在输出低压大电流场合特别明显比如3.3V输出铜箔上0.1V压降就是3%的误差远高于电源本身的精度。4. 从示波器波形倒推问题尖峰、振铃和地弹的诊断与处理布局的问题往往不是直接肉眼看得见的但波形会诚实地告诉你答案。这个章节我打算教大家把示波器当成布局X光机从几个典型波形特征反推PCB哪里出了问题。这也是BUCK调试过程中我受益最大的一个习惯——先测波形再改布局而不是凭感觉乱试。4.1 开关节点SW波形尖峰高度决定你的布局得分测SW节点波形是最容易出信息的诊断手段。夹子夹住SW引脚、探头地线就近夹在PGND铜皮上或者直接用地线弹簧接在SW旁边的GND过孔上波形停在开关边沿看细节。正常波形应该是一个干净的方波上升沿或下降沿各带一个比较小的过冲振荡过冲峰值通常不会超过 (V_{IN} 0.3V \sim 0.5V)振铃频率在50~200MHz之间阻尼良好几个周期就衰减干净。如果你的SW节点尖峰直接超过 (V_{IN}1V) 甚至更高说明开关回路的寄生电感太大了。常见的原因有三个输入电容离芯片太远、SW走线绕了弯、GND过孔离功率管太远。先别急着加吸波器件优先回头改布局通常能解决80%的问题。如果振铃持续不衰减或者叠加了一个低频包络说明低边MOS关断时刻的体二极管反向恢复能量没有被吸收可以在SW节点对地加一个RC吸收电路。经验取值电阻从1~10Ω、电容从100pF到1nF开始试观察振铃高度和振荡持续情况。R选太小阻尼不够R选太大损耗大。C选大了开关损耗明显上升得不偿失。具体取值可以用个简单方法测出振铃频率 (f_{ring})估算出寄生电容大致范围然后让RC吸收的截止频率避开主开关频率同时接近振铃频率。4.2 VIN与VOUT纹波高频成分和低频成分各说明什么测输入电压纹波时不少人喜欢把探头接在输入电容两端但探头的地线夹子如果夹得远示波器看到的一半是探头自己感应的噪声不是真实的VIN纹波。正确做法是探头用最短的弹簧地线直接点在输入电容的陶瓷焊盘上信号探头尖端和地线之间的距离不要超过2~3mm。真实的VIN纹波包含了高频尖峰这是输入电流阶跃在输入回路寄生电感上的感应电压。如果你看到VIN波形上有毛刺且频率和SW振铃一致说明寄生电感还不小。改善手段很简单增加一颗更靠近芯片的小容量陶瓷电容比如100nF的0402配合大电容形成高低频搭配。这颗小电容承担的作用不是储能而是压低高频阻抗显著削掉VIN上的高频毛刺。输出纹波相对好测一些但也要注意带宽设置。用示波器默认全带宽测其底噪会让人误判。一般把示波器带宽限制到20MHz再测测出来的才是电路真实的纹波水平。BUCK输出纹波主要由电感的纹波电流和输出电容的阻抗决定如果纹波波形上出现尖峰而不是规则的三角波那说明高频噪声耦合到了输出端问题多半出在布局上——SW节点离输出电容或反馈走线太近。4.3 地弹Ground Bounce症状与背后的原理地弹是开关电源里最容易忽视的问题之一。低边MOS关断的瞬间钳位电流流经MOS封装内部键合线和PCB地过孔在寄生电感上产生压降导致芯片内部的地电位相对PCB的真正地发生波动。这个波动虽然只有几百毫伏但叠加在驱动回路上就可能变成误触发尤其是高边驱动电路和低边功率管共用过孔时。地弹的典型症状是SW节点波形上升沿出现异常的双峰或台阶或者芯片的VIN引脚上看到与开关频率同步的小毛刺。如果测输出纹波时会看到一种不太规则的高速噪声这可能就是地弹电流经地平面耦合过来的。处理地弹从两个方向入手减小低边MOS源极到PGND的路径寄生电感源极焊盘附近放尽量多的过孔阵列式连接底层地平面。让功率地和信号地在物理上分开避免驱动电路参考地直接取在功率电流的必经之路上。如果你的控制芯片有AGND和PGND引脚严格按照数据手册建议连接不要自作主张把两个脚用一片大铜皮短接。4.4 RC吸收电路的取值逻辑与损耗估算RC吸收Snubber是处理SW振铃的最常用手段。这里给一个不算复杂但很实用的设计流程测量SW节点振铃频率 (f_{ring})。然后用公式粗略估算寄生电容 (C_{par})[ C_{par} \frac{1}{(2\pi f_{ring})^2 \times L_{par}} ]但 (L_{par}) 不好直接测。更常用的工程做法是先在SW节点对地并一个小的已知电容 (C_{test})比如100pF测新的振铃频率 (f_2)两个频率对比就可以估算寄生参数。然后用[ R_{snub} \approx \frac{1}{2\pi f_{ring} \times C_{par}} ]作为初始值再接上RC吸收电路。实际操作中我没见过谁这么完全按公式算的更多是先用4.7Ω470pF起步看振铃少了多少、损耗增加了多少再微调。注意吸收电容耐压至少应为输入电压的1.5倍吸收电阻的额定功率要看损耗。损耗可以估算为[ P_{snub} C_{snub} \times V_{SW}^2 \times f_{sw} ]470pF吸收电容在12V输入、500kHz下损耗大约是0.09W不算大。如果你把吸收电容加到了几nF那损耗会到零点几瓦级别这时电阻要选0603甚至0805封装别用0402硬撑。5. 效率与纹波的正确测量方法别让测试数据欺骗你最后谈谈验证环节。我见过不少工程师方案改动之后效率提升0.5%就沾沾自喜结果最后发现是测试方法变了——输入电压调低了0.2V输出电流校准不对甚至探头地线夹子位置不同。测试方法不规范结论就是空中楼阁。这章是给大家划几条效率与纹波测试的底线。5.1 四线测量效率每根表笔的压降都是误差来源测效率的基本公式是 (\eta P_{OUT}/P_{IN})听起来容易实际上一堆陷阱。输入侧用普通万用表两线测电压时电流经过导线产生压降万用表读到的电压是负载端电压加上线损或者反过来取决于接线位置。在3A负载下电源线和夹子的电阻总共100mΩ就会有0.3V误差输入功率直接虚高。正确做法输入输出电压都接到PCB板的电源端子上直接测量不要从电源设备面板读数。输入输出电流用电流探头或串联精密采样电阻测量不要依赖电源面板显示。尽量采用四线开尔文测量——电压采样线走独立路径电流路径单独走线。说是四线其实很多实验室就是用两块万用表加一台电子负载电压表和电流表各自独立采样点尽量靠近PCB端子就行。关键是明确告诉大家不要用电源面板的电压和电流相乘作为输入功率这是效率测量误差的第一来源。5.2 纹波测量的正道与误区纹波测量踩坑的概率高得离谱。很多人用标配的探头长地线夹子直接夹输出电容两端测出来的波形上一堆刺——其实大部分是共模噪声不是真正的纹波。正确做法是探头加装弹簧地线使探头尖端和地线之间的距离缩短到5mm以内。示波器带宽限制到20MHz尽量关闭或者至少知道探头本身的底噪。测量位置选在输出电容的正极和负极焊盘上直接点测不要通过导线延长后再测。如果条件允许更推荐用同轴线做50Ω端接的纹波测试裁一段同轴线一头焊在输出电容两端另一头接示波器50Ω输入。这种方式能有效减少空间耦合噪声测出来的纹波数据具备可比性。还要注意示波器探头本身的电容效应。如果测试点在VIN到GND之间直接并行放探头探头的12pF输入电容在高频开关节点可能会改变电路特性测出来的振铃可能部分是探头造成的。特别是做SW波形分析时尽量用低电容探头或先确认不影响原波形。5.3 从效率曲线看整体设计平衡测完数据后我习惯把效率曲线做成表格或图形按负载从0.1A到满载拉一条曲线来看。曲线能告诉你很多细节轻载时效率低说明静态损耗或开关损耗占比高可以考虑PFM或降低频率。满载效率上不去说明导通损耗占主导重点优化MOS Rdson、电感DCR和布局导致的额外电阻。曲线中段有一个明显的峰说明设计在典型负载处是平衡的如果峰值负载处掉得厉害就要看电感是否接近饱和。很多数据手册会画一个推荐电路的效率曲线那是在理想布局、理想测量条件下的结果。实际板子出来后效率比手册低2~3个百分点都正常但如果低得更多建议先检查SW波形开关沿是不是变缓了、高频振铃是不是严重了、死区时间是不是明显不匹配。波形能告诉你的比效率曲线本身还要多。温度测试同样值得重视。效率转化为热量而发热点直接影响系统可靠性。用热像仪跑满载5分钟看三个关键点温度是否异常高边MOS、电感、控制芯片。如果芯片比MOS还烫往往是驱动损耗或内部LDO损耗过大如果电感比MOS还烫优先检查电感磁芯损耗而不是单纯换一个DCR更低的电感——因为磁芯损耗是频率和纹波电流共同决定的换Rdc低的同感值电感可能改善不大。我在实际工作中还有一个习惯每次改版后保留同一套测试条件包括输入电压、电子负载模式、探头接法、测温点位置。这样才能保证A/B对比是有效的不然每版都感觉好像好了一点其实全是测试误差。效率优化是一件靠数据推进的事情不是靠直觉。如果你现在正面临BUCK布局重做的情况我的建议是先花半天时间测准原始版本的SW波形和效率曲线然后再动手改。很多人一上来就改电感、换电容、加吸收改了一圈回来发现问题和原来一样就是因为没有先把诊断信息拿到手。BUCK电路其实不复杂复杂的是杂散的电磁效应——但理清楚电流路径和测量方式后大部分问题都是可以预判和规避的。