1. 为什么Lattice FPGA值得单独拿出来讲市面上讲FPGA选型和开发的内容绝大多数都在围绕Xilinx和Intel原Altera两家转。但如果你真正做过消费电子、工业控制、通信接口转换这类项目就会发现一个很现实的问题不是每个项目都需要一颗动辄几百块、功耗好几瓦的大型FPGA。很多时候你只需要一颗小封装、低功耗、能完成特定接口转换或简单逻辑控制的芯片就够了。Lattice FPGA就是在这个缝隙里活得非常滋润的一条产品线。我第一次接触Lattice是在一个工业相机项目上当时需要把MIPI CSI-2信号做一次格式转换和简单的预处理主控SoC的接口不够用用Xilinx的Artix系列功耗和成本都超标后来选了Lattice的CrossLink系列整个方案的面积和功耗都压下来了。从那以后我陆续在好几个项目里用了Lattice的不同系列踩过坑也总结了不少经验。这篇内容主要面向三类人一是正在做方案选型、纠结要不要用Lattice的硬件工程师二是刚入门FPGA、想找一个门槛不那么高的平台练手的初学者三是已经用惯了Xilinx或Intel、想了解一下Lattice开发流程差异的老手。我会从选型的底层逻辑讲起一直讲到Diamond工具链的实际操作、常见问题的排查方法尽量把每个决策背后的原因说清楚。2. Lattice FPGA产品线全解析与选型逻辑2.1 先搞清楚Lattice的产品矩阵Lattice目前的FPGA产品线大致可以分成几个梯队每个梯队的定位非常明确选型的时候第一步就是把自己的需求映射到对应的梯队里。低功耗小规模系列包括iCE40系列和MachXO2/MachXO3系列。iCE40是Lattice最经典的低功耗FPGA静态功耗可以做到微安级别封装最小到2.5mm x 2.5mm非常适合做手机、可穿戴设备里的传感器接口桥接、电平转换、简单的时序控制。MachXO2和MachXO3则偏向于系统控制领域内置Flash支持瞬时启动Instant-On常用于服务器主板的上电时序控制、电源管理、接口扩展。中端通用系列主要是ECP5系列。ECP5的定位是对标Xilinx的Spartan-7和Artix-7逻辑资源从12K到85K LUT不等支持DDR3接口、PCIe Gen2、SerDes最高到5Gbps。很多工业相机、视频采集卡、通信设备用的就是ECP5。它的性价比在中低端市场非常有竞争力。高速接口专用系列CrossLink和CrossLink-NX。这两个系列专门针对MIPI D-PHY接口做了优化CrossLink-NX还集成了硬核MIPI D-PHY支持CSI-2和DSI接口最高速率可以到2.5Gbps per lane。VR/AR设备、无人机图传、智能座舱里的摄像头桥接方案大量使用这个系列。最新一代通用系列Certus-NX和CertusPro-NX。这是Lattice近几年的主力产品基于FD-SOI工艺功耗比上一代大幅降低同时集成了更多的硬核IP比如PCIe Gen3、DDR4控制器、MIPI D-PHY等。CertusPro-NX的逻辑密度最高到100K LUT左右适合需要一定算力但又不愿意上大FPGA的场景。2.2 选型的五个核心维度选型这件事说到底就是在几个约束条件之间找平衡。我一般会从以下五个维度来评估逻辑资源需求。这是最直观的指标但也是最容易估错的。很多人一开始觉得“我就做个简单的接口转换5K LUT足够了”结果实际综合出来发现时序逻辑、状态机、FIFO加起来轻松超过10K。我的经验是初步估算后至少留50%的余量如果项目后期可能加功能余量要留到80%以上。Lattice Diamond和Radiant工具都能在综合后给出详细的资源报告选型阶段可以用类似项目的报告做参考。接口需求。你需要什么接口直接决定了能不能用某个系列。比如你需要MIPI D-PHY那就只能在CrossLink或CrossLink-NX里选你需要PCIe Gen2ECP5和CertusPro-NX都支持你只需要SPI、I2C、UART这类低速接口那iCE40或MachXO3就够了。这里有个容易忽略的点SerDes通道的数量和速率。ECP5的SerDes最高5Gbps如果你需要6Gbps以上就得考虑CertusPro-NX或者其他方案。功耗约束。Lattice的核心优势就在功耗上。iCE40 UltraPlus的静态功耗可以低到75微安MachXO3的待机功耗也在毫瓦级别。如果你的产品是电池供电的便携设备这一项就是决定性的。需要注意的是功耗不仅看静态还要看动态。动态功耗和逻辑翻转率、时钟频率、供电电压都有关系Lattice的Power Calculator工具可以帮你做估算。封装和尺寸。Lattice提供从2.5mm x 2.5mm的QFN到较大尺寸的BGA等多种封装。小封装的好处是省PCB面积但缺点是引脚数少、散热能力差、布线难度大。我踩过的一个坑是选了一颗小封装的iCE40结果IO数量不够用最后不得不换大一号的封装PCB重新layout浪费了两周时间。所以选型时一定要把IO数量数清楚包括时钟输入、复位、配置引脚、电源引脚都要算进去。成本。Lattice的价格区间跨度很大iCE40系列几块钱到十几块钱ECP5系列几十块到一百多CertusPro-NX则要两百以上。批量采购的价格和样品价格差异也很大选型阶段最好找代理商确认一下量产价格。另外要注意的是Lattice的有些系列交期比较长尤其是车规级和工业级的产品选型时要确认供货情况。2.3 几个典型场景的选型建议场景一传感器接口桥接。比如把MIPI摄像头的信号转成LVDS或者并口输出给主控。这种场景首选CrossLink-NX硬核MIPI D-PHY省去了外部PHY芯片整体方案更简洁。如果速率要求不高iCE40UP5K也能做但需要自己用LVDS实现软核MIPI开发难度大一些。场景二工业控制中的时序逻辑。比如多路PWM输出、编码器信号处理、简单的PID控制。MachXO3或者ECP5都合适MachXO3内置Flash上电即工作不需要外部配置芯片适合对启动时间有要求的场景。场景三视频处理。比如图像缩放、色彩空间转换、帧率匹配。ECP5或者CertusPro-NX比较合适逻辑资源够用支持DDR3/DDR4缓存帧数据。如果只是做简单的去马赛克或者ISP预处理CrossLink-NX也能胜任。场景四通信协议转换。比如PCIe转AXI、以太网转SPI等。ECP5支持PCIe Gen2硬核CertusPro-NX支持PCIe Gen3根据速率需求选择。3. Lattice Diamond开发环境搭建与工程配置3.1 Diamond的版本选择和安装Lattice的开发工具主要有两个Diamond和Radiant。Diamond主要支持iCE40部分、MachXO2/3、ECP5等老一些的系列Radiant支持CrossLink-NX、Certus-NX、CertusPro-NX等新一代产品。选工具的时候要和芯片系列对应上装错了工具是识别不了器件的。Diamond的最新版本是3.13我目前用的也是这个版本。安装包大概2GB左右安装过程比较常规一路Next就行。需要注意的是Diamond对操作系统的兼容性一般Windows 10和Windows 11都能跑但有些老版本在Win11上会有兼容性问题。如果遇到安装后打不开的情况可以试试右键属性里设置兼容模式为Windows 8。安装完成后第一次启动会让你选择License。Lattice提供免费的License去官网申请一下就行一般一个工作日就能收到。免费License支持大部分中小规模的器件只有最大规模的几款需要付费License。注意Diamond的License是和网卡MAC地址绑定的如果你换了电脑或者网卡需要重新申请。建议把License文件备份好重装系统后直接导入就行。3.2 新建工程的正确姿势新建工程看起来简单但有几个地方如果设错了后面会非常麻烦。第一步是选器件。Diamond的器件选择界面里同一个型号可能有不同的速度等级Speed Grade和温度等级Temperature Grade。速度等级一般选默认的就行温度等级要根据你的实际应用场景来选商业级0~85度、工业级-40~100度、车规级-40~125度。选错了温度等级时序分析的结果会不准确。第二步是添加源文件。Diamond支持Verilog和VHDL也支持原理图输入和IP核。我的习惯是全部用Verilog因为可移植性好而且网上能找到的参考代码也大多是Verilog的。添加文件的时候要注意文件路径不要有中文和空格Diamond对中文路径的支持不太好有时候会出现找不到文件的错误。第三步是设置综合选项。Diamond默认用的是Synplify Pro综合引擎综合效果比自带的LSE要好一些。在综合选项里有几个参数值得关注FSM Encoding状态机编码方式默认是Auto一般不用改。如果你的状态机状态很多可以试试One-Hot编码可能会改善时序。Resource Sharing资源复用默认开启。如果逻辑资源紧张可以关掉试试但可能会增加面积。Optimization Goal优化目标可以选Area面积优先或Speed速度优先。根据你的需求来选。3.3 约束文件的编写要点约束文件.lpf是Diamond工程里非常关键的一部分它定义了引脚分配、时序约束、时钟定义等信息。很多人不重视约束文件结果综合出来的电路要么跑不起来要么时序不满足。引脚约束的语法是LOCATE COMP signal_name SITE pin_number ; IOBUF PORT signal_name IO_TYPELVCMOS33 ;第一行是分配引脚位置第二行是设置IO电平标准。IO电平标准一定要和实际硬件匹配比如你的外设是3.3V的就设LVCMOS33是1.8V的就设LVCMOS18。设错了可能会烧掉IO或者通信失败。时钟约束的语法是FREQUENCY PORT clk 50 MHz ;这行告诉工具clk这个时钟的频率是50MHz工具会根据这个频率来做时序分析。如果你有多个时钟域每个都要约束。实操心得约束文件写完后一定要跑一次静态时序分析STA看看有没有时序违例。如果有先检查约束是否正确再检查逻辑设计是否有问题。不要忽略时序报告里的Warning有些Warning看起来不起眼但可能是严重问题的前兆。4. 从代码到比特流的完整实现流程4.1 一个完整的数码管动态显示实例为了把整个流程串起来我用一个FPGA实现数码管动态显示的例子来演示。这个例子虽然简单但涵盖了时钟分频、状态机、IO控制等FPGA开发的常见要素适合用来理解Diamond的完整开发流程。先说一下需求用FPGA驱动一个4位共阳极数码管动态显示“1234”四个数字。动态显示的原理是利用人眼的视觉暂留效应快速轮流点亮每一位数码管只要刷新频率足够高一般大于50Hz看起来就是同时显示的。代码结构上我分成三个模块时钟分频模块、扫描控制模块、段码译码模块。时钟分频模块把板载的50MHz时钟分频到1kHz作为扫描时钟module clk_div( input clk_50m, input rst_n, output reg clk_1k ); reg [15:0] cnt; always (posedge clk_50m or negedge rst_n) begin if (!rst_n) begin cnt 16d0; clk_1k 1b0; end else if (cnt 16d24999) begin cnt 16d0; clk_1k ~clk_1k; end else begin cnt cnt 1b1; end end endmodule50MHz分频到1kHz计数器的最大值是50_000_000/1000/2 - 1 24999。这里除以2是因为要翻转一个完整周期需要两次计数。扫描控制模块用两个bit的计数器轮流选通四位数码管module scan_ctrl( input clk_1k, input rst_n, output reg [3:0] sel, output reg [3:0] num ); reg [1:0] scan_cnt; always (posedge clk_1k or negedge rst_n) begin if (!rst_n) begin scan_cnt 2d0; sel 4b1110; num 4d1; end else begin scan_cnt scan_cnt 1b1; case (scan_cnt) 2d0: begin sel 4b1110; num 4d1; end 2d1: begin sel 4b1101; num 4d2; end 2d2: begin sel 4b1011; num 4d3; end 2d3: begin sel 4b0111; num 4d4; end endcase end end endmodule段码译码模块把数字转换成七段码module seg_decode( input [3:0] num, output reg [7:0] seg ); always (*) begin case (num) 4d0: seg 8hc0; 4d1: seg 8hf9; 4d2: seg 8ha4; 4d3: seg 8hb0; 4d4: seg 8h99; default: seg 8hff; endcase end endmodule顶层模块把三个子模块连起来module top( input clk_50m, input rst_n, output [3:0] sel, output [7:0] seg ); wire clk_1k; wire [3:0] num; wire [7:0] seg_raw; clk_div u_clk_div( .clk_50m(clk_50m), .rst_n(rst_n), .clk_1k(clk_1k) ); scan_ctrl u_scan_ctrl( .clk_1k(clk_1k), .rst_n(rst_n), .sel(sel), .num(num) ); seg_decode u_seg_decode( .num(num), .seg(seg_raw) ); assign seg seg_raw; endmodule4.2 综合、布局布线与时序分析代码写完后在Diamond里点击Synthesize Design进行综合。综合完成后工具会生成一个资源使用报告告诉你用了多少LUT、多少寄存器、多少IO。如果资源使用率超过80%就要考虑优化代码或者换更大的器件了。综合通过后点击Place Route进行布局布线。这一步工具会把综合出来的逻辑映射到FPGA的实际资源上并完成布线。布局布线的时间取决于设计的复杂度和器件规模小设计几秒钟就完成了大设计可能要几分钟甚至更久。布局布线完成后一定要看时序报告。Diamond的时序报告里会列出所有的时序路径标出哪些满足要求、哪些不满足。如果有时序违例首先要看违例的路径是不是真正的关键路径。有些路径可能是伪路径比如跨时钟域的信号可以通过设置False Path来忽略。注意跨时钟域的信号一定要做同步处理否则会出现亚稳态问题。常见的同步方法是两级触发器同步或者异步FIFO。亚稳态是FPGA设计里非常隐蔽的bug仿真的时候可能看不出来但实际运行时会出现随机错误。4.3 生成比特流与下载配置时序满足要求后就可以生成比特流文件了。Diamond会生成一个.svf或者.bit文件通过下载器烧录到FPGA里。Lattice的下载器有几种HW-USBN-2A、HW-USBN-2B等。HW-USBN-2A是比较老的一款支持大部分Lattice器件HW-USBN-2B是升级版支持更高的下载速率和更多的器件类型。下载软件用的是Diamond自带的Programmer工具操作很直观选择器件、加载比特流文件、点击Program就行。如果你用的是MachXO2/3这类内置Flash的器件烧录后断电重启也能正常工作。如果是ECP5或者CrossLink-NX这类需要外部配置芯片的器件还需要把比特流烧录到外部的SPI Flash里。Diamond的Programmer工具支持直接烧录SPI Flash选择对应的Flash型号就行。实操心得烧录SPI Flash的时候一定要确认Flash的型号和容量。有些Flash的扇区大小不一样烧录算法也不同。如果烧录后FPGA不工作先用示波器看一下FPGA的配置引脚有没有正常的波形再检查Flash的供电和连接。5. 开发中那些容易踩的坑与排查方法5.1 保留信号被优化掉的问题在Diamond里做调试的时候经常需要把内部信号引出来看波形。但Diamond的综合器会自动优化掉那些没有被使用的信号导致你在Waveform里看不到想要的波形。这个问题困扰过我很长时间后来才找到解决方法。方法一是在代码里加/* synthesis keep */属性wire debug_signal /* synthesis keep */;这样综合器就会保留这个信号不会优化掉。方法二是用Diamond的Reveal工具。Reveal是Lattice的在线逻辑分析仪类似于Xilinx的ILA。你可以在代码里插入Reveal的探针然后通过JTAG实时抓取波形。Reveal的好处是不需要额外的IO而且可以抓取任意内部信号。缺点是会消耗额外的逻辑资源而且抓取的深度有限。方法三是在综合选项里设置保留层次。Diamond的综合选项里有一个“Keep Hierarchy”的选项选上之后综合器会保留模块的层次结构不会跨模块优化。这样虽然能看到内部信号但综合效果会差一些资源使用率会高一些。5.2 时序违例的常见原因和解决思路时序违例是FPGA开发中最常见的问题之一。根据我的经验时序违例的原因主要有以下几类组合逻辑太长。如果两个寄存器之间隔了太多的组合逻辑信号从第一个寄存器传到第二个寄存器的时间就会超过一个时钟周期。解决方法是插入流水线寄存器把长组合逻辑切成几段。时钟频率设得太高。有时候约束文件里写的时钟频率比实际需要的要高导致工具拼命优化也满足不了。解决方法是确认实际需要的时钟频率不要过度约束。跨时钟域路径没有正确处理。如果两个时钟域之间有信号传递但没有做同步处理工具会按照最坏情况来约束导致时序违例。解决方法是把跨时钟域路径设置为False Path并确保代码里做了同步处理。IO时序约束不准确。如果外部器件的建立时间和保持时间没有正确约束工具可能不会对IO路径做优化。解决方法是根据外部器件的数据手册设置正确的Input Delay和Output Delay。5.3 常见问题速查表问题现象可能原因排查方法解决方案综合报错找不到模块文件路径有中文或空格检查文件路径改为纯英文路径烧录后FPGA不工作配置引脚连接错误示波器测配置引脚波形检查原理图和PCB时序违例组合逻辑太长看时序报告的关键路径插入流水线寄存器内部信号看不到被综合器优化检查信号是否被使用加keep属性或用RevealIO通信失败电平标准设置错误测IO电压修改约束文件的IO_TYPE亚稳态问题跨时钟域未同步检查跨时钟域路径加两级触发器同步功耗超标时钟频率过高用Power Calculator估算降低频率或换低功耗器件资源不够用逻辑设计太复杂看资源使用报告优化代码或换大器件5.4 几个实用的调试技巧用LED做状态指示。在调试初期与其花时间配置Reveal不如先分配几个LED做状态指示。比如用一个LED表示时钟有没有在跑用另一个LED表示状态机有没有卡死。这个方法虽然原始但非常有效。分模块验证。不要等整个设计写完再一起调试而是每写完一个模块就单独验证。可以写一个简单的Testbench用ModelSim或者Diamond自带的仿真工具跑一下。分模块验证能大大缩短调试时间。保留一个已知good的比特流。在每次修改代码之前把当前能正常工作的比特流备份一份。如果修改后出了问题可以快速回退到已知good的状态避免在错误的道路上越走越远。注意温度对时序的影响。FPGA的时序会随温度变化高温下时序会变差。如果你的产品工作在高温环境时序约束要留足够的余量。Lattice的时序分析工具支持不同温度下的分析可以在设置里选择对应的温度等级。6. 从选型到量产的几点个人体会做Lattice FPGA项目这些年我最大的体会是选型阶段多花一天时间开发阶段能省一周时间。很多项目延期不是因为代码写不出来而是因为选错了芯片导致后期不得不换方案、重新layout、重新调试。另一个体会是不要迷信“资源够用就行”。FPGA的资源使用率最好控制在70%以内留出足够的余量给后期功能增加和时序优化。我见过太多项目因为资源用到了95%以上导致时序怎么都收敛不了最后只能换更大的器件。还有一点是关于工具链的。Diamond虽然不如Vivado那么强大但胜在轻量、启动快、对电脑配置要求低。对于中小规模的FPGA设计Diamond完全够用。Radiant是新一代的工具界面更现代但对老器件的支持不如Diamond。如果你的项目用的是ECP5或者更老的器件还是老老实实用Diamond。最后说一个关于供货的问题。Lattice的有些系列交期确实比较长尤其是工业级和车规级的产品。选型的时候一定要找代理商确认库存和交期不要等到PCB都画完了才发现芯片买不到。如果项目时间紧可以考虑先用开发板或者评估板做验证等芯片到了再上正式板。个人经验Lattice的FAE支持还是比较给力的遇到解决不了的问题可以直接找代理商的技术支持。他们手里有很多应用笔记和参考设计能帮你少走很多弯路。