以太网媒体接口MII/RMII/SMII/GMII/RGMII/SGMII基础概念GMAC系统框架EMAC是百兆mac GMAC是千兆mac网卡网卡系统框架结构PHYPhysical Layer物理层MAC(Media Access Control、媒体访问控制器)以太网结构大框架MAC硬件框图一个SMI接口如何连接多个PHY芯片MIIMedia Independent interface介质无关接口也叫做媒体独立接口RMIIReduced Media Independant InterfaceSMIISerial MIISSMIISerial Sync MIISSSMIISource Sync Serial MIIGMIIGigabit MIIRGMIIReduced GMIISGMIISerial GMIIUSXGMIIUniversal Serial 10G MIIRGMII、SGMII和USXGMIIUniversal Serial 10G MII区别2.5G5G以太网芯片接赛灵思FPGA优先接PS还是PLPS-GTR能力PS端的MIO和EMIOPS侧GEM硬核MACPL侧可编程逻辑SFPGIGE千兆以太网通信协议开发的相机接口标准10GIGE10G以太网万兆以太网通信协议开发的相机接口标准基础概念MII‌Medium Independent Interface是标准的以太网接口采用并行传输方式支持10Mbps和100Mbps速率包含16根信号线4对收发数据线时钟信号。RMII‌Reduced Medium Independent Interface‌是简化版MII接口通过减少信号线数量并提高时钟频率实现简化设计仅需8根信号线2对收发数据线支持最高100Mbps速率SMII‌Serial MII串行介质独立接口是串行版本的MII接口速率‌10Mbps或100Mbps采用单根数据线传输通过串行方式降低走线复杂度。与MII相比SMII通过串行时钟同步传输数据适用于高速场景。SSMIISerial Sync MII半双工简化介质独立接口‌速率‌10Mbps或100Mbps支持半双工模式减少冲突检测信号。SSSMIISource Sync Serial MII半双工串行介质独立接口‌速率‌10Mbps或100Mbps。GMII‌Gigabit Media Independent Interface支持1000Mbps速率兼容10/100/1000Mbps是千兆以太网的标准接口。RGMII‌Reduced Gigabit Media Independent Interface提供1Gbps速率是SGMII的简化版本多用于需要高带宽但非最高速度的场景例如千兆以太网设备。SGMII‌Serial Gigabit Media Independent Interface既支持1Gbps125MHz时钟也支持2.5Gbps250MHz时钟传输速率具体速率取决于设备配置。SGMII采用串行传输采用8b/10b编码实际有效带宽为1Gbps×(8bit/10bit)800Mbps或2Gbps。‌‌‌‌适用于高速网络设备间的数据传输。例如交换机、路由器及背板设计强调高速传输。QSGMIIQuad Serial Gigabit Media Independent Interface的通道数量‌为四通道复用单对差分总线总带宽达4Gbps。‌‌通过时分复用技术将四路信号合并为5G波特率的串行流采用8B/10B编码方式有效带宽提升至4Gbps。QSGMII和SGMII的核心区别体现在接口通道数量、带宽效率及物理结构设计上‌QSGMII通过单对差分总线聚合四个独立通道。QSGMII‌在保持高速传输的同时简化电路设计降低硬件成本适用于模块化设计和系统稳定性要求高的场景。GMAC系统框架EMAC是百兆mac GMAC是千兆macGMAC通常由MAC控制器和PHY构成。以太网卡中数据链路层的芯片一般简称之为MAC控制器物理层的芯片我们简称之为PHY。MAC控制器主要完成数据链路层的IP数据报打包成网络帧并将数据发送给PHY。PHY主要完成速度协商数字信号到模拟信号的转换最后把信号输出到网线上。CPU,MAC,PHY并不是集成在同一个芯片内由于PHY包含大量模拟器件而MAC是典型的数字电路考虑到芯片面积及模拟/数字混合架构的原因将MAC集成进CPU而将PHY留在片外这种结构是最常见的。当然更灵活、密度更高的芯片技术已经可以实现MAC和PHY的单芯片整合。CPU内部集成了MAC和PHY 难度较高CPU内部集成MAC,PHY采用独立芯片 (主流方案)CPU不集成MAC和PHYMAC和PHY采用独立芯片或者集成芯片 (高端采用)以常用的第二种CPU内部集成MACPHY采用独立的芯片方案虚线内表示CPU和MAC集成在一起PHY芯片通过MII接口与CPU上的MAC互联。网卡网卡(Network Interface Card简称NIC)也称网络适配器是电脑与局域网相互连接的设备。无论是普通电脑还是高端服务器只要连接到局域网就都需要安装一块网卡。如果有必要一台电脑也可以同时安装两块或多块网卡。电脑之间在进行相互通讯时数据不是以流而是以帧的方式进行传输的。我们可以把帧看做是一种数据包在数据包中不仅包含有数据信息而且还包含有数据的发送地、接收地信息和数据的校验信息。一个网卡主要包括OSI的最下面的两层物理层和数据链路层物理层定义了数据传送与接收所需要的电与光信号、线路状态、时钟基准、数据编码和电路等并向数据链路层设备提供标准接口。物理层的芯片称之为PHY数据链路层则提供寻址机构、数据帧的构建、数据差错检查、传送控制、向网络层提供标准的数据接口等功能。数据链路层的芯片称之为MAC控制器网卡系统框架结构从硬件的角度来分析以太网的电路接口一般由CPU、MAC(Media Access Control)控制器和物理层接口(physical Layer PHY)组成如下图所示SMI低速配置接口管理配置SMI接口是一种低速串行配置接口以太网控制器可以通过改接口配置PHY芯片的寄存器定义接口的功能特性配置信号参数等。SMI接口是一种总线型接口支持一个以太网控制器同时控制多个PHY芯片多个PHY芯片通过PHY地址区分。MDCManagement Data Clock——配置接口时钟为MDIO通信提供同步时钟信号。由MAC/控制器驱动PHY设备被动接收。频率通常为2.5MHzIEEE 802.3标准上限实际可更低如1MHz信号的最小周期实际是正电平和负电平时间之和为400ns对应2.5MHz最小正电平时间和负电平时间为160ns最大正负电平时间无限制。为非连续时钟仅在读写操作时触发。它与TX_CLK和RX_CLK无任何关系。原理图中需要上拉。PCB走线按50Ω阻抗匹配。MDIOManagement Data Input/Output——配置接口I/O双向数据线用于传输PHY寄存器配置与状态读取。为OD门输出原理图中需要上拉。半双工通信采用 IEEE 802.3 Clause 22/45 协议。数据在MDC上升沿采样下降沿切换。PCB走线按50Ω阻抗匹配。管理配置接口控制PHY的特性.该接口有32个寄存器地址,每个地址16位.其中前16个已经在”IEEE 802.3,2000-22.2.4 Management Functions”中规定了用途,其余的则由各器件自己指定PHYPhysical Layer物理层一般PHY芯片为模数混合电路负责接收电、光这类模拟信号经过解调和A/D转换后通过MII接口将信号交给MAC芯片进行处理。一般MAC芯片为纯数字电路。PHYPhysical Layer是IEEE802.3中定义的一个标准模块STAStation Management Entity管理实体一般为MAC或CPU通过MIIMMII Manage Interface对PHY的行为、状态进行管理和控制而具体管理和控制动作是通过读写PHY内部的寄存器实现的。PHY的基本结构如下图PHY在发送数据的时候,收到MAC过来的数据(对PHY来说,没有帧的概念,对它来说,都是数据然后把并行数据转化为串行流数据,再按照物理层的编码规则把数据编码,再变为模拟信号把数据送出去收数据时的流程反之。PHY还有个重要的功能就是实现CSMA/CD的部分功能它可以检测到网络上是否有数据在传送,如果有数据在传送中就等待,一旦检测到网络空闲,再等待一个随机时间后将送数据出去.如果两个碰巧同时送出了数据,那样必将造成冲突,这时候冲突检测机构可以检测到冲突,然后各等待一个随机的时间重新发送数据。PHY寄存器的地址空间为5位从0到31最多可以定义32个寄存器随着芯片功能不断增加很多PHY芯片采用分页技术来扩展地址空间以定义更多的寄存器IEEE802.3定义了地址为0-15这16个寄存器的功能地址16-31的寄存器留给芯片制造商自由定义如下表所示注上图B和E表示在特定接口下寄存器是基本的还是扩展的。例如MII接口下只有0和1寄存器是基本的其它的是扩展的。所为扩展是指留给IEEE以后的扩展特性用不是给PHY厂商的扩展PHY厂商自定义的只能是16~31号寄存器 。在IEEE标准文档及某些PHY手册中某寄存器的比特(bit)用X.y表示如0.15表示第0寄存器的第15位。MAC(Media Access Control、媒体访问控制器)DMA Controler 直接记忆器存取控制器执行直接记忆器存取作业的控制单元由一组缓存器Register和高速电路组成总线提供最快的资料移转速度。因芯片面积及模拟/数字混合架构的原因MAC集成进CPU而将PHY留在片外这种结构是最常见的。 下图是以太网结构大框架虚框表示CPUMAC集成在CPU中PHY芯片通过MII接口与CPU上的MAC连接:以太网结构大框架MAC由硬件控制器及MAC通信协议构成。该协议位于OSI七层协议中数据链路层的下半部分主要负责控制与连接物理层的物理介质。MAC硬件框图在发送数据的时候MAC协议可以事先判断是否可以发送数据如果可以发送将给数据加上一些控制信息最终将数据以及控制信息以规定的格式发送到物理层如下图中的MDIO数据传输协议在接收数据的时候MAC协议首先判断输入的信息并是否发生传输错误如果没有错误则去掉控制信息发送至LLC(逻辑链路控制)层。该层协议是以太网MAC由IEEE-802. 3以太网标准定义。一般以太网MAC芯片的一端连接PCI总线另一端连接PHY芯片上通过MII接口连接。MDIO数据格式定义在IEEE 802.3以太网标准中如下图所示数据传输顺序为从左至右一个SMI接口如何连接多个PHY芯片主要有如下两种接法MIIMedia Independent interface介质无关接口也叫做媒体独立接口它是IEEE-802.3定义的行业标准是MAC与PHY之间的接口。它包括一个数据接口以及一个MAC和PHY之间的管理接口。数据接口包括分别用于发送器和接收器的两条独立信道。每条信道都有自己的数据、时钟和控制信号。数据接口总共需要16个信号。MII以4位半字节方式传送数据双向传输时钟速率25MHz工作速率可达100Mb/s。MII管理接口是个双信号接口一个是时钟信号另一个是数据信号。通过管理接口上层能监视和控制PHY。其管理是使用SMISerial Management Interface总线通过读写PHY的寄存器来完成的。PHY里面的部分寄存器是IEEE定义的这样PHY把自己的目前的状态反映到寄存器里面MAC通过SMI总线不断的读取PHY的状态寄存器以得知目前PHY的状态例如连接速度双工的能力等。当然也可以通过SMI设置PHY的寄存器达到控制的目的例如流控的打开关闭自协商模式还是强制模式等。不论是物理连接的MII总线和SMI总线还是PHY的状态寄存器和控制寄存器都是有IEEE的规范的因此不同公司的MAC和PHY一样可以协调工作当然为了配合不同公司的PHY的自己特有的一些功能驱动需要做相应的修改。MII支持10兆和100兆的操作一个接口由14根线组成它的支持还是比较灵活的但是有一个缺点是因为它一个端口用的信号线太多如果一个8端口的交换机要用到112根线16端口就要用到224根线到32端口的话就要用到448根线一般按照这个接口做交换机是不太现实的所以现代的交换机的制作都会用到其它的一些从MII简化出来的标准比如RMII、SMII、GMII等。MII数据接口包含16个信号和2个管理接口信号如下图所示MAC 通过MIIM 接口读取PHY 状态寄存器以得知目前PHY 的状态。例如连接速度、双工的能力等。也可以通过 MIIM设置PHY的寄存器达到控制的目的。例如流控的打开关闭、自协商模式还是强制模式等。MII以4位半字节方式传送数据双向传输时钟速率25MHz。其工作速率可达100Mb/s。当时钟频率为2.5MHz时对应速率为10Mb/s。MII接口虽然很灵活但由于信号线太多限制多接口网口的发展后续又衍生出RMIISMII等等。RMIIReduced Media Independant Interface精简MII接口节省了一半的数据线信号线数量由MII的14根减少为7根所以它一般要求是50兆的总线时钟。RMII一般用在多端口的交换机它不是每个端口安排收、发两个时钟而是所有的数据端口公用一个时钟用于所有端口的收发这里就节省了不少的端口数目。RMII的一个端口要求7个数据线比MII少了一倍所以交换机能够接入多一倍数据的端口。和MII一样RMII支持10兆和100兆的总线接口速度。RMII收发使用2位数据进行传输收发时钟均采用50MHz时钟源。信号定义如下其中CRS_DV是MII中RX_DV和CRS两个信号的合并当物理层接收到载波信号后CRS_DV变得有效将数据发送给RXD。当载波信号消失后CRS_DV会变为无效。在100M以太网速率中MAC层每个时钟采样一次RXD[1:0]上的数据在10M以太网速率中MAC层每10个时钟采样一次RXD[1:0]上的数据此时物理层接收的每个数据会在RXD[1:0]保留10个时钟。RMII接口使用示例如下SMIISerial MIIS表示串行的意思是由思科提出的一种媒体接口它有比RMII更少的信号线数目。因为它只用一根信号线传送发送数据一根信号线传输接受数据所以在时钟上为了满足100M的需求它的时钟频率很高 达到了125M为什么用125M是因为数据线里面会传送一些控制信息。SMII一个端口仅用4根信号线完成100M信号的传输比起RMII差不多又少了一倍的信号线。SMII在工业界的支持力度是很高的。同理所有端口的数据收发都公用同一个外部的125M时钟。SMIISerial Media Independant Interface,串行MII接口。它包括TXD,RXD,SYNC三个信号线共用一个时钟信号此时钟信号是125MHz,信号线与此时钟同步。信号定义如下SYNC是数据收发的同步信号每10个时钟同步置高一次电平表示同步。TXD和RXD上的数据和控制信息以10bit为一组。发送部分波形如下从波形可以看出SYNC变高后的10个时钟周期内TXD依次输出一组10bit的数据即TX_ER,TX_EN,TXD[0:7]这些控制信息和MII接口含义相同。在100M速率中每一组的内容都是变换的在10M速率中每一组数据需要重复10次采样任一一组都可以。SSMIISerial Sync MIISSMII叫串行同步接口跟SMII接口很类似只是收发使用独立的参考时钟和同步时钟不再像SMII那样收发共用参考时钟和同步时钟传输距离比SMII更远。SSSMIISource Sync Serial MIISSSMII叫源同步串行MII接口SSSMII与SSMII的区别在于参考时钟和同步时钟的方向SSMII的TX/RX参考时钟和同步时钟都是由PHY芯片提供的而SSSMII的TX参考时钟和同步时钟是由MAC芯片提供的RX参考时钟和同步时钟是由PHY芯片提供的所以顾名思义叫源同步串行。GMIIGigabit MIIGMII是千兆网的MII接口这个也有相应的RGMII接口表示简化了的GMII接口。GMII采用8位接口数据工作时钟125MHz因此传输速率可达1000Mbps。同时兼容MII所规定的10/100 Mbps工作方式。GMII接口数据结构符合IEEE以太网标准该接口定义见IEEE 802.3-2000。信号定义如下RGMIIReduced GMIIRGMII是RGMII的简化版本将接口信号线数量从24根减少到14根时钟频率仍旧为125MHzTX/RX数据宽度从8为变为4位为了保持1000Mbps的传输速率不变RGMII接口数据和控制信号在时钟的上升沿和下降沿都采样数据因此125MHz时钟可实现1Gbps速率4位数据线×2边沿×125MHz 1000Mbps。RGMII同时也兼容100Mbps和10Mbps两种速率此时参考时钟速率分别为25MHz和2.5MHz。RGMII相对于GMII相比具有如下特征发送/接收数据线由8条改为4条TX_ER和TX_EN复用通过TX_CTL传送RX_ER与RX_DV复用通过RX_CTL传送1Gbit/s即1000Mbit/s速率下时钟频率为125MHz100 Mbit/s速率下时钟频率为25MHz10 Mbit/s速率下时钟频率为2.5MHz信号定义如下其他可选引脚COL冲突检测半双工模式下有效全双工通常不用。CRS载波侦听半双工模式下有效全双工通常不用。INT中断输出可选用于PHY状态异常通知。RESET硬件复位信号低电平有效。全双工默认无需COL/CRS数据可同时收发。半双工罕见需启用COL/CRS且可能降低速率至100 Mbps。部分PHY可能省略COL/CRS或复用其他功能需查阅具体型号手册如Broadcom、Marvell等。虽然RGMII信号线减半但TXC/RXC时钟仍为125Mhz为了达到1000Mbit的传输速率TXD/RXD信号线在时钟上升沿发送接收GMII接口中的TXD[3:0]/RXD[3:0]在时钟下降沿发送接收TXD[7:4]/RXD[7:4],并且信号TX_CTL反应了TX_EN和TX_ER状态即在TXC上升沿发送TX_EN,下降沿发送TX_ER同样的道理试用于RX_CTL下图为发送接收的时序SGMIISerial GMIISGMII即串行GMII收发各一对差分信号线时钟频率625MHz在时钟信号的上升沿和下降沿均采样参考时钟RX_CLK由PHY提供是可选的主要用于MAC侧没有时钟的情况一般情况下RX_CLK不使用。收发都可以从数据中恢复出时钟。在TXD发送的串行数据中每8比特数据会插入TX_EN/TX_ER 两比特控制信息同样在RXD接收数据中每8比特数据会插入RX_DV/RX_ER 两比特控制信息所以总的数据速率为1.25Gbps625Mbps*2。2.5G以上不是标准SGMII范畴。典型应用Zynq PS-GTR直连PHY1G SGMIIFPGA GTH PCS/PMA IP接PHY2.5G时常用HiSGMII高速SGMII扩展/2500BASE-XUSXGMIIUniversal Serial 10G MIIUniversal Serial 10 Gigabit Media Independent Interface面向多速率单通道串行的较新接口。特点单路串行在固定线速率10.3125 Gb/s上传输通过数据复制/编码承载10M、100M、1G、2.5G、5G、10G速率切换靠自动协商或MAC侧rate控制面向NBASE-T2.5G/5G铜缆和10G多速率PHY主要信号TXP/TXN → 串行发送10.3125Gb/sRXP/RXN → 串行接收REFCLK → 通常156.25MHzMDC/MDIO → 管理多千兆PHY常用Clause 45速率如何映射USXGMII在10.3125 Gb/s链路上用不同重复倍数表示不同速率RGMII、SGMII和USXGMIIUniversal Serial 10G MII区别选型建议容易混淆的点SGMII ≠ USXGMII。SGMII是千兆串行USXGMII是万兆时代的统一多速率串行名字里带“SGMII”但规格不同。2.5G不一定叫SGMII很多PHY用HiSGMII或2500BASE-X和经典1G SGMII电气参数不同设计时要按PHY手册选REFCLK和IP。RGMII不能“超频”到2.5G要更高速度必须换串行接口SGMII扩展或USXGMII。MDIO各接口都有RGMII/SGMII多用Clause 22USXGMII的多千兆PHY常用Clause 45。2.5G5G以太网芯片接赛灵思FPGA优先接PS还是PL2.5G/5G以太网接赛灵思AMDFPGA时优先PS还是PL取决于速率和PHY接口类型。PL出2.5G是比较常用的方案。 PS出PCIE需要一个外部的桥接芯片把PCIE转成网口参考电脑的PC网卡这个风险点在你的桥接芯片上PS的PCIE是标准协议。一般PL跑UDPTCP放在PL上跑很麻烦。通常的做法是用PL的2.5GMACTCP协议栈放在PS上。如果用PL的2.5G就只能是PS侧通过AXI给PL后再吐出去这样可行延时方面MAC/GTH自身的时延很小时延是出在PS侧的数据搬运和处理。参考例子AXIEthernetStandaloneDriverMPSoC PS与PL以太网示例工程如下图所示PS里的GEM0MAC经EMIO上的GMII MDIO接到PL里的1000BASE-X/SGMII PCS/PMA再经GT高速串行收发器出到SFP光模块Si570时钟芯片给PCS/PMA提供125MHz时钟。Linux侧走标准协议栈和PS以太网驱动。在Vivado中生成硬件系统时需使能GEM0模块。1G/2.5G Ethernet PCS/PMA或串行千兆媒体独立接口SGMII核的PHY地址可在131范围内赋固定值。更多信息见Zynq MPSoC维基中的PS and PL based Ethernet以及1G/2.5G Ethernet PCS/PMA or SGMII v16.0 LogiCORE IP Product Guide (PG047)。MPSoCPSandPLEthernetExampleProjects速率推荐接法原因1G可以纯PLRGMIIPS可以选择MIORGMII最常见、EMIOGMII可再转RGMII/SGMII、也可以选择PS-GTRSGMII。这里RGMIIMIO、EMIOGMII/MII和PS-GTRSGMII底层是同一个GEM MAC。所以1G优先用PSGEMPS硬核MACDMALinux macb驱动成熟省PL资源2.5GPSPL混合或纯PLPS GEM本身只到1G RGMII2.5G需PL收发器/PCS5G必须PL需GTH/GTYUSXGMII或5GBASE-R IP注意EMIO到PL的主要是8-bit GMII另加MDIO等管理信号不是直接把RGMII/SGMII送到PL。EMIO提供GMIIPL再转成RGMII/MII/SGMII等。GEM Gigabit Ethernet MAC千兆以太网MAC,在Xilinx/AMD等FPGA的PS里集成的千兆以太网MAC硬核。PCS Physical Coding Sublayer物理编码子层,它是IEEE802.3以太网物理层PHY的一部分位于MAC和SerDes/光模块/线缆介质之间。PCS主要负责在PL收发器GT/GTY/GTM等SerDes场景里常说 “Transceiver PCS”SerDes/Transceiver串行化、时钟恢复、均衡等更接近PMAPCS以太网协议相关的编码与帧处理逻辑例如SGMII、10GBASE-R、25G Ethernet等MAC和SerDes之间往往要过一层PCS。PS-GTR能力协议层面UG1085明确列出PS-GTR支持的协议只有PCIe 2.0SATA 3.1DisplayPortUSB 3.05Gb/sSGMII1Gb/s没有USXGMII、2500BASE-X、5GBASE-R、10GBASE-R。PS以太网硬核GEM通过PS-GTR只接1G SGMII不是多千兆USXGMII MAC。XCZU5EG-2SFVC784I PS-GTR支持如下速率层面USXGMII / 10G超出硬件上限DS925中PS-GTR参数而USXGMII / 10GBASE-R需要所以不是“速率勉强够就能用USXGMII”而是既没有USXGMII IP线速率也不够跑10G USXGMII。架构层面PS-GTR绑定GEM不是通用SerDes。PS-GTR(4 lane)是PCIe/SATA/DP/USB3/GEM-SGMII共享只能选其一且以太网仅SGMII。PS端的MIO和EMIOMIOMultiplexed I/O多路复用I/O指直接连在PS上的物理引脚。数量固定例如Zynq-7000常见54个MIO部分配置可到78个每个MIO可以复用成不同PS外设功能例如UART、SPI、I2CGEM以太网RGMII/MDIO等SDIO、eMMCUSB、CAN、GPIOEMIOExtended MIO扩展MIO不是额外的PS专用引脚而是把本来走MIO的PS外设信号延伸到PL再用PL的IO引脚接出去。PS外设→EMIO通道→PL内部连线→PL IO引脚→芯片封装引脚典型用途MIO数量不够MIO引脚位置/.bank不合适例如GEM的RGMII引脚对不上PCB需要把PS外设接到PL侧专用接口或自定义板级布局区别MIOPS自己的复用引脚直连出芯片。EMIO把PS外设信号借道PL引脚出去是MIO的扩展不是另一套独立外设。PS的GEM硬核MAC可以走MIORGMII/MDIO直接从MIO出板MIO够且布局合适时走EMIOMAC信号进PL再从PL引脚接PHY或接PL里的PCS SerDes很多设计里以太app note推荐GEM用EMIO就是因为RGMII线多、时序严用PL引脚更好做PCB布局。配置时要注意什么MIO配置在Vivado PS配置里选外设和MIO映射同一MIO不能同时给两个外设电压由MIO bank决定如 1.8V / 3.3VEMIOPS里把外设设为Enable EMIOPL侧要把对应EMIO信号接到顶层端口并做引脚约束XDC信号是PS→PL单向输出为主如UART TX双向信号如I2C、EMIO GPIO要在PL里正确处理三态/方向PS侧GEM硬核MACZynq UltraScale MPSoC有4个GEMGEM0~3一个 GEMGigabit Ethernet MAC通过MIO接外部RGMII PHY时引脚数标准RGMIIMIO需要12个MIO引脚例如GEM0常用MIO26–MIO3712个GEM3在ZCU102赛灵思XCZU9EG-2FFVB1156E评估板/ZCU111赛灵思XCZU28DR-2FFVG1517E评估板上常用MIO64–MIO7512 个开发板Board芯片Device/Part NumberZCU102XCZU9EGZCU104XCZU7EVZCU106XCZU7EVZCU111XCZU28DR (RFSoC)ZCU216XCZU49DR加上MDIO管理接口再2个MIO共14个例如ZCU102上GEM3用MIO64–MIO75RGMII MIO76–MIO77MDIO一共14个MIO。注意MDIO/MDC可以多个GEM共用一条总线不同PHY地址区分After that第 2、3、4个GEM可能只需12个RGMII引脚不必每个都单独占2个MDIO引脚。PS GEM不能在MIO上直接做2.5G/5G RGMII2.5G需通过EMIO PL的1G/2.5G PCS/PMA或PS-GTR扩展实现复杂不如PL方案直接。PL侧可编程逻辑SFPGBIC(Gigabit Interface Converter的缩写)是将千兆位电信号转换为光信号的接口器件。GBIC设计上可以为热插拔使用。GBIC是一种符合国际标准的可互换产品。采用GBIC接口设计的千兆位交换机由于互换灵活在市场上占有较大的市场份额。SFP Small Form-factor Pluggable可以简单的理解为GBIC的升级版本。GIGE千兆以太网通信协议开发的相机接口标准GigE Vison协议基于普通的以太网物理链路运行在UDP协议层之上包含控制协议GVCP和数据流协议GVSP两大部分。GigE Vision是一种基于千兆以太网通信协议开发的相机接口标准。在工业机器视觉产品的应用中GigE Vision允许用户在很长距离上用廉价的标准线缆进行快速图像传输。它还能在不同厂商的软、硬件之间轻松实现互操作。10GIGE10G以太网万兆以太网通信协议开发的相机接口标准10吉比特以太网10Gigabit Ethernet缩写为10GbE、10GigE或10GE也译为10吉位以太网、万兆以太网最初在2002年通过成为IEEE Std 802.3ae-2002。它规范了以10Gbit/s的速率来传输的以太网。