这两年半导体圈子里最热的词除了AI就是先进封装。你去翻台积电、英特尔、三星的财报和发布会先进封装几乎都是必提项。CoWoS被AI芯片追到产能告急混合键合和玻璃基板被当成下一代封装的胜负手传统封测厂也都在拼命往先进封装上转型。说白了芯片性能的天花板已经从“制程微缩”逐渐转移到“怎么把芯片拼起来、叠起来、连起来”。这篇文章我就结合自己这几年在封装领域的观察和实操经验把CoWoS、混合键合、玻璃基板这三件事从头到底讲透也会聊聊为什么先进封装有资格被称为芯片的第二增长曲线。不管你是做芯片设计的、搞系统集成的还是刚入行的在校学生这篇内容应该都能帮你把先进封装的脉络捋清楚。1. 先聊清楚先进封装凭什么能当“第二增长曲线”1.1 为什么“卷”完制程开始“卷”封装过去几十年半导体行业的发展主线一直是摩尔定律大家想的都是怎么把晶体管越做越小从微米级一路杀到现在的3纳米、2纳米。这条路现在依然在走但走起来越来越贵、越来越难。先进制程的研发费用动辄几十亿美元起步流片一次的价格也高得离谱而且到了3nm以下物理层面的挑战一个接一个漏电、散热、量子效应、光刻极限每一个都是硬骨头。在这种背景下行业发现另一条路与其死磕把单个芯片做到极致不如把多个已经做好的芯片用高级的封装技术“拼”起来。这就好比原来你要在一张纸上画一个超复杂的图纸张太大画不出来那就不妨把图分成几个小块分别画好后再精准拼到一块底板上最终看起来还是一张完整的图性能甚至更强。这就是先进封装的价值——用空间换性能用集成度换算力。行业里有个共识摩尔定律的延续越来越依赖“系统级集成”而系统级集成的主要载体就是先进封装。所以当你看到“第二增长曲线”这种说法时背后的逻辑并不复杂——先进制程增长放缓先进封装补位继续推动芯片性能上升同时为整个产业链创造了新的价值空间。1.2 “第二增长曲线”的底层逻辑算力需求倒逼封装升级先进封装能火起来最大推手是AI算力需求暴涨。大模型训练和推理需要海量数据吞吐传统芯片架构已经扛不住了。以AI加速器为例核心逻辑芯片计算能力再强如果内存带宽跟不上数据喂不进去照样白搭。这时候CoWoS这类封装技术的意义就体现出来了它可以把逻辑芯片和高带宽内存HBM封装在同一个中介层上让两者之间的数据传输通道极短、极宽带宽一下子比传统PCB板级互联高出几个量级。没有CoWoS就没有今天AI芯片的算力释放。我们常说的英伟达GPU、AMD的AI加速器几乎都依赖这种先进封装方案。所以我会说先进封装不是“锦上添花”而是AI时代的“关键基础设施”。它解决的是算力、带宽、功耗、尺寸这几大核心痛点这也正是它被当作第二增长曲线的根本原因。2. CoWoSAI芯片最忙的一条产线2.1 CoWoS到底是什么一句话版本和拆解版本CoWoS是台积电提出的2.5D/3D先进封装方案全称是Chip on Wafer on Substrate。一句话版本就是把逻辑芯片和存储芯片并排放在一块硅中介层上再把中介层安装到封装基板上形成一个高密度互联的封装体。拆开来看CoWoS包含几个核心环节。第一步是Chip on Wafer也就是把不同的裸芯片die安装到晶圆级的中介层上第二步是Wafer on Substrate把已经集成好的中介层整体安装到封装基板上。关键点在于中介层它是一块硅片里面做了精细的布线层和硅通孔TSV用来把上方不同芯片的I/O引到下方基板。为什么要用硅中介层因为芯片之间的互联需要非常细的线宽和间距传统封装基板的布线能力不够而硅片本身的加工精度可以支撑微米级别的布线。你可以把硅中介层理解为一个“高密度转接板”所有信号先汇聚到它这里再统一往外走。2.2 中介层设计的关键细节和难点中介层是CoWoS技术的灵魂但也是良率和成本的痛点。第一个大问题是尺寸。中介层的面积必须足够大才能放下多颗逻辑芯片和多颗HBM。但硅片制造有光罩限制单个光罩的曝光面积有限做大中介层就得做掩膜拼接这在光刻环节会带来对准误差和工艺复杂度上升。台积电后来推出CoWoS-L就是为了解决这个问题用多个较小的硅桥LSI嵌在有机中介层里既能做大面积又能保证局部互联密度避开整块硅中介层的良率危机。另一个问题是TSV的加工。TSV要穿过整个硅片需要深反应离子刻蚀DRIE、绝缘层沉积、铜填充等多个步骤每一步都会引入缺陷。TSV的直径、深度、间距直接决定中介层的传输性能和机械应力。做小不容易做密更难十几万甚至上百万个TSV哪怕不良率只有十万分之一算下来还是会在单个封装体上出现几十个坏点这对整个封装良率的影响是致命的。我在实际接触CoWoS项目时最大的感受是设计端和工艺端必须一起谈。设计人员画封装图的时候如果只考虑性能不加约束到制造端就是噩梦。比如中介层上的布线密度、TSV的分布位置、不同芯片之间的热膨胀差异每一步都要反复仿真验证。封装设计师如果没经验很容易在后续的翘曲和热应力测试中翻车。2.3 CoWoS的产能焦虑和封装公司怎么接单CoWoS这几年最热的话题就是产能。AI芯片需求暴涨CoWoS产能根本供不上台积电一再扩产还是被客户抢到飞起。这背后暴露的问题是先进封装不只是“技术活”还是“产能活”。先进封装产线的投资很大设备昂贵、工序复杂、洁净等级要求高。尤其是CoWoS这类晶圆级封装它的工艺步骤和晶圆制造有部分重叠但又比传统封装多了很多前道工序。所以并不是任何一家封测厂都能做CoWoS——你需要有晶圆级工艺能力、硅片处理能力、高精度对准设备还需要大量的工程经验积累。对设计师和系统集成商来说我的建议很直接如果项目要用CoWoS一定要提前锁定产能窗口不要等设计完了再去找封装厂。据我所知现在头部封测厂的CoWoS相关产能排期非常紧张Plan B比如改用CoWoS-R、或采用其他2.5D方案是必须准备的后手。做芯片规划时“封装产能”和“EDA工具”、“IP授权”一样都是项目计划里必不可少的一环。3. 混合键合把芯片“焊”成一体3.1 从microbump到混合键合差距在哪传统芯片堆叠层与层之间是靠微凸块microbump连接的。凸块就像一颗颗微小的焊锡球先把上下芯片的I/O对准然后通过回流焊让焊球融化形成电气连接。问题是凸块本身有尺寸极限。间距缩小到一定范围后凸块的体积占比太大容易短路也不利于散热和应力控制。混合键合hybrid bonding则完全不同。它不需要焊料凸块而是通过金属-介质界面的直接键合来实现连接。具体原理是在芯片表面同时制作铜焊盘和介质层通常是二氧化硅把两个芯片的介质面对齐贴合后在退火过程中铜原子发生扩散让上下铜焊盘直接长在一起实现电气连接同时介质层也直接融合实现机械固定。用一个不太严谨但好懂的类比传统微凸块像是两栋楼之间搭了几十根钢管做连接钢管本身占据空间、还有接触电阻混合键合则像是直接把两栋楼的混凝土框架浇筑在一起钢筋在内部直接对接结构更紧凑连接更密实。混合键合最核心的优势是互联密度。凸块间距目前在几十微米级别已经做到很吃力了而混合键合可以把间距做到10微米以下甚至往亚微米走。这意味同样面积下混合键合的I/O数量可以高出几个数量级带宽和功耗表现完全是另一个段位。3.2 混合键合的工艺实现混合键合听起来很美好但做起来难度极高。首先是对平整度的要求变态需要做到晶圆或芯片表面的纳米级平坦度任何颗粒污染、表面凹凸都会导致键合空洞和接触不良。工艺步骤大致可以拆成四阶段第一步是表面制备通过CMP把铜和介质层磨平并形成精确的凹陷dishing保证后续键合时介质先接触第二步是表面活化用等离子体处理让表面更亲水利于贴合第三步是室温预键合把两个表面精确对准并轻轻压合靠分子间作用力暂时固定第四步是退火在200°C到400°C的温度下让铜原子扩散、晶粒生长形成牢固的铜-铜连接。这个工艺对设备对位精度的要求极为苛刻因为键合时不允许有大的偏差。此外热膨胀也必须严格控制上下两层材料如果热膨胀系数不匹配退火过程中就会产生错位和残余应力轻则影响性能重则直接开裂。我在跟做3D DRAM和CMOS图像传感器的朋友聊的时候他们提到混合键合的良率爬坡相当痛苦。前期大量的试验片都在做失效分析常见的失效模式包括键合界面空洞、铜焊盘未对准、界面污染导致电阻偏高等。这些问题很多时候靠常规测试发现不了必须配合扫描声学显微镜SAM、扫描电子显微镜SEM和失效分析慢慢排查。3.3 哪些场景会率先用上混合键合混合键合目前已经在大规模量产中最先应用于CMOS图像传感器领域把逻辑芯片和像素芯片直接堆叠在一起实现更小的模组尺寸和更好的成像性能。存储领域一些高端3D DRAM也开始采用混合键合做多层堆叠。接下来最值得关注的是逻辑芯片的3D堆叠和背面供电。逻辑芯片的功耗越来越高正面布线资源已经快被占满如果不把供电网络挪到芯片背面晶体管就很难继续提升速度和降低功耗。混合键合正是实现背面供电的关键工艺之一因为它可以在不牺牲互联密度的情况下把上下两层芯片的电力和信号互联做得非常密集。所以混合键合不是“将来时”它已经在量产只是门槛高、玩家少。对中小团队来说短期直接切入混合键合的封装制造并不现实但做设计的人可以提前熟悉它的设计规则尤其是热预算和电源完整性分析。后面一旦工艺成熟那些“先吃透设计方法的人”会明显占优势。4. 玻璃基板给芯片换一块“更稳的地基”4.1 传统有机基板卡在哪基板是芯片封装里最不起眼、但又极其关键的部件。它的作用是把芯片的信号和电源引到外部电路板上同时提供机械支撑和散热通道。传统主流基板是有机材料做的比如ABF载板这类基板技术已经非常成熟。但有机基板有个天花板布线精度不够尺寸稳定性差。芯片I/O数量越来越多对基板层数和线宽线距的要求越来越高。有机材料在温度和湿度影响下会膨胀收缩导致多层板的层间对准精度受限同时它的表面平整度有限做不了特别细的线路。这就像一个城市的基础路网建的时候是双向四车道但现在车越来越多、越来越宽四车道已经堵死了。你要么拓宽道路要么换一座新城玻璃基板就是那个“新城方案”。4.2 玻璃基板的优势与代价玻璃基板最大的卖点是尺寸稳定性极好和表面平整度高。玻璃的热膨胀系数可以通过配方调节可以和芯片、中介层的热膨胀特性做匹配显著减少翘曲和热应力问题。更关键的是玻璃表面可以做得非常平整适合做高密度布线线宽线距可以远低于有机基板给设计人员带来巨大的互联密度提升空间。另一个潜在优势是成本。玻璃本身原料便宜如果大规模制造工艺跑通大尺寸面板级的封装基板成本可能比传统ABF载板更低这对未来的超大尺寸封装很有吸引力。但玻璃基板也有硬伤。第一个是脆性。玻璃不像有机材料那样有韧性受到机械冲击或热循环应力时容易开裂。第二个是通孔加工难。玻璃上要做垂直导电通孔TGV需要在玻璃上打出微孔再填充铜或其他导电材料。这个工艺虽然有激光等方法但要做到高密度、高可靠、低成本还没有完全成熟。第三个是生态链不完善。玻璃基板的供应链、检测标准、设计工具都还在建立中短时间内很难替代有机基板。需要特别说明玻璃基板并不是为了推翻CoWoS或混合键合而是替换HVM场景下的封装基板这一层属于底座的“换代”。英特尔对此投入很大公开信息显示他们计划在30年代初期实现玻璃基板的商业化量产。其他面板厂、材料商也在积极卡位。对从业者来说玻璃基板的生态还比较初期但如果现在开始关注TGV工艺和面板级封装未来几年大概率会很有价值。4.3 玻璃基板与CoWoS、混合键合的组合演进把三件事放在一起看CoWoS解决的是“芯片与芯片之间如何高密度互连”混合键合解决的是“如何进一步缩小互连间距、做真正的3D堆叠”玻璃基板则是“把最底层的支撑板换成更精密、更稳定的平台”。它们之间不是替代关系而是层层递进。未来很可能的路径是用混合键合做逻辑和存储芯片的3D堆叠再用CoWoS类的中介层做系统级集成最后把这些集成结构放到玻璃基板上形成完整的封装体。这个演进方向在技术上是互洽的因为每一层都对下一层的精度和稳定性提出了更高要求而玻璃基板恰恰是那个能承接更高精度要求的底座。这就会带来一个很有意思的职业机会懂“前道工艺”的人和懂“后道封装”的人开始互相学习。过去晶圆制造和封装测试是两条几乎平行的赛道但先进封装把它们拉得越来越近。混合键合、玻璃基板这些技术本质上是把做前道工艺的思路带进了封装领域——要懂材料、懂表面处理、懂洁净度控制这对很多传统封装工程师来说是新的挑战也是新的机会。5. 落地核心环节工艺验证与测试5.1 FC封装后的工艺验证要验哪些项目先进封装不是说把芯片贴上去就完事后面还有一整套验证要做。很多人问我芯片FC封装之后到底要做什么验证我直接列一份常用的验证矩阵。外观检查确认封装体表面无裂纹、污染、溢料这是最基础的关卡。X-Ray检查用来确认芯片位置、凸块是否对准、有无桥连或空洞。对CoWoS这类包含中介层的封装X-Ray是检查TSV和凸块互联质量的重要手段。超声扫描显微镜SAT/SAM专门检查封装内部的界面分层和空洞。混合键合如果做得不好界面处会出现纳米级空洞只能靠高分辨率声学检测去抓。热循环测试TCT把封装体反复在高低温之间切换考验不同材料之间的热胀冷缩匹配度。封装最容易在这种测试中“露馅”出现分层、开裂、焊点疲劳等问题。高温高湿老化TH/HAST在高温高湿甚至加偏压的环境下跑验证封装体抗腐蚀和抗电化学迁移的能力。跌落和振动测试主要针对消费类电子场景对工业级芯片来说可能更看重机械冲击和振动疲劳。电气测试开短路测试、接触电阻测量、信号完整性测试确保封装本身没有把芯片“跑残”。注意事项我也多说一句验证顺序很重要。先用非破坏性手段X-Ray、SAT做筛查再上破坏性分析切片研磨、SEM观察否则容易把信息搞丢。有些团队为了赶进度直接上来就做热循环结果连是不是原始缺陷导致失效都没分清白白浪费几轮验证周期。5.2 测试级别和失效分析思路测试分为晶圆级测试CP、封装后测试FT和系统级测试SLT。对先进封装来说芯片在封装之前的“已知良好”状态非常关键因为一颗坏芯片封进去了整个封装体就废了成本极高。因此做先进封装的项目KGD已知良好芯片策略是标配。失效分析方面一个典型的思路是“由表及里”。先做外观和电测锁定的失效引脚再用X-Ray和SAT确认内部是否异常然后通过切片或开盖把关键截面暴露出来用SEM或聚焦离子束FIB做微观观察。如果是混合键合界面失效还需要做能谱分析EDS看有没有污染或者异常氧化。老实说先进封装的失效分析比传统封装难得多因为尺寸太小、原因复杂。有时候什么都查不到最后发现是设计时热预算没留够导致某层金属线在退火时被拉断。所以我现在跟团队讲做失效分析的最终目标不是“找到坏点”而是“建立从设计到工艺的闭环反馈”。一个失效案例能改掉一版封装设计规则那比单纯修好一个样品有价值得多。6. 踩坑实录与工程师视角的几条建议6.1 常见问题速查表我把实际操作中经常遇到的问题整理成一个速查表方便大家对照排查。现象可能原因建议排查方向封装体翘曲过大材料热膨胀不匹配、层厚不对称调整材料CTE、优化叠层结构、做翘曲仿真键合界面空洞表面污染、平整度不够、预键合压力不足检查CMP工艺、优化表面活化、清洁度管控TSV互连电阻偏高铜填充不充分、接触面氧化切片观察填充质量、检查退火条件芯片/基板对准偏移贴片机对位精度不足、热膨胀补偿不当校准设备、增加对准标记、优化温度曲线热循环后分层CTE失配、界面结合强度不足材料选型评估、增加底填胶、调整厚度比电气信号串扰布线密度过高、回流路径设计不当做电磁仿真、调整布线方案、增加屏蔽措施这张表不能覆盖所有场景但方向感是通用的遇到异常先按“材料、工艺、设计、设备”四个维度去拆问题基本不会跑偏。6.2 给不同角色朋友的建议如果你是芯片设计工程师尽早把封装纳入设计流程。不要再把封装当“外包活”封装方案直接决定你的芯片能不能跑出应有性能。提前和封装厂对口工程团队沟通把设计规则、热预算、电源完整性仿真做在前面。如果你是封装工程师这几年是把视野从前道拉宽的好时机。混合键合、玻璃基板的工艺原理和传统封装差别很大但底层都是材料、流体、热力学这些基础功夫。有时间把半导体物理和材料科学补一补后续触类旁通会顺畅很多。如果你是学生或者刚入行我的建议是别只看单点技术。CoWoS、混合键合、玻璃基板是一个完整的系统演进逻辑先把这个逻辑链条想清楚再深入每一个工艺细节学习效率会高很多。网上公开的技术论文、行业会议资料、大厂的专利都是很好的学习素材。最后再分享一个我个人的体会先进封装这个领域最大的魅力在于它把“妥协”变成了“优化”。以前芯片设计是在功耗、性能、面积之间互相妥协现在有了多种封装手段很多原来必须“二选一”的目标可以同时达成。但这个红利不是白来的它对工程能力的要求更高了——从材料到工艺从设计到验证每一个环节都需要更深的专业积累和更强的协作意识。能把这些链条打通的人在未来这波增长里大概率不会缺机会。