从零参与 10.5GHz 开源相控阵雷达PLFM_RADAR 值不值得投入以及从哪里下手【免费下载链接】PLFM_RADAROpen-source, low-cost 10.5 GHz PLFM phased array RADAR system项目地址: https://gitcode.com/GitHub_Trending/pl/PLFM_RADARPLFM_RADAR 是一个 10.5GHz 开源雷达项目硬件原理图、FPGA 信号处理、STM32 固件、Python 图形界面全部开放。它解决的核心问题是商用相控阵雷达昂贵且封闭而你如果想在软件侧FPGA、嵌入式、Python或射频仿真侧认真做事这里提供了一条完整可验证的链路。先给结论不想碰硬件的开发者也能参与因为固件单元测试和 FPGA 仿真都能在普通电脑上跑通射频工程师则能拿到从天线到算法的完整开放设计。项目当前处于 Alpha 状态意味着你能看到别人看不到的半成品细节也要接受一部分接口仍在变动。硬件与软件速览一张表看清 10.5GHz 开源雷达项目AERIS-10NNexusAERIS-10EExtended工作频率10.5 GHz10.5 GHz最大探测距离3 km20 km天线8×16 贴片阵列32×16 介质填充槽缝波导阵列输出功率约 1W × 16 通道10W × 16 通道QPA2962 GaN 功放波束控制±45° 电子波束 360° 机械扫描步进电机同左处理平台XC7A50T FPGA STM32F746xx同左几个影响你贡献方向的硬信息PCB 模块化电源板、频率合成板AD9523-1 低抖动时钟发生器 2 片 ADF4382 锁相环、主板各自独立Extended 版另加 16 块功放板软件栈三层STM32 固件、FPGA Verilog、Python GUITkinter 版GUI_V65_Tk.pyPyQt6 版在 9_Firmware/9_3_GUI/v7/双许可证硬件文件 CERN-OHL-P软件固件 MIT主板上关键器件4 片 ADAR1000 四通道相移器、16 片 ADTR1107 收发前端、DAC 产生 chirp、2 片 LTC5552 混频器一张图看懂系统从天线到 FPGA 的雷达信号链先说结论数据路径只在 FPGA 里走一遍STM32 只管配置不管数据。这样切分让你改算法时不用碰硬件时序。发射侧FPGA 产生 PLFM chirp脉冲线性调频信号载频在脉冲内线性扫过一段带宽DAC 转成模拟量LTC5552 上变频到 10.5GHzADAR1000 对 16 个通道逐路加相移完成波束指向ADTR1107 驱动发射阵列。接收侧回波经 ADTR1107 低噪声放大、LTC5552 下变频后由 ADC 采回 FPGA。FPGA 内部流水线顺序固定I/Q 基带下变频CIC/FIR 抽取滤波CIC多相结构抽取器FIR有限脉冲响应滤波器匹配滤波脉冲压缩多普勒 FFTMTI动目标显示抵消地物等固定杂波CFAR恒虚警率检测按背景噪声自动设定告警门限USB 送出这条链路的 RTL 全部位于 9_Firmware/9_2_FPGA/顶层文件radar_system_top.v是所有模块接口、操作码和位宽的单一事实来源。STM32 负责上电时序、时钟与频率合成器配置、GPS/IMU 等外设见 9_Firmware/9_1_Microcontroller/。贡献者角色地图按你的背景找入口角色适合的任务入口目录 / 文件Python 开发者可视化、数据回放、地图叠加9_Firmware/9_3_GUI/v7/dashboard.py嵌入式开发者外设驱动、电源时序、AGC 环路9_Firmware/9_1_Microcontroller/9_1_1_C_Cpp_Libraries/FPGA 开发者处理流水线优化、资源占用9_Firmware/9_2_FPGA/frequency_matched_filter.v射频工程师阵列方向图、材料模型、开窗5_Simulations/Antenna/openems_quartz_slotted_wg_10p5GHz.py文档与测试使用教程、跨层契约测试9_Firmware/tests/cross_layer/仿真脚本同时提供 openEMSPython与 MATLAB 两条路线5_Simulations/下还有波导、天线阵列方向的图与窗口函数示例。对嵌入式开发者还有一个降低门槛的事实9_Firmware/9_1_Microcontroller/tests/内置 mock HAL 测试框架真实固件代码如adf4382a_manager.c在宿主机编译运行不需要 STM32 开发板。最小环境搭建三条线各给最短路径目标只有一个跑通验证。不装 Vivado不烧板子。克隆仓库git clone https://gitcode.com/GitHub_Trending/pl/PLFM_RADAR cd PLFM_RADARPython 线依赖最少用 uv 管理依赖直接启动 GUI 加载示例数据9_Firmware/9_3_GUI/test_radar_data.csv。cd 9_Firmware/9_3_GUI uv sync uv run python GUI_V65_Tk.pyFPGA 线装 iverilog开源 Verilog 仿真器运行回归脚本--quick跳过耗时最长的整机测试。微控制器线任意 C11 编译器即可mock 框架完成全部构建。cd 9_Firmware/9_2_FPGA bash run_regression.sh --quick cd ../9_1_Microcontroller/tests make贡献流程从分支到第一个 PR 的四个环节1. 分支。Fork 后从develop拉特性分支main只放发布版本。注意项目要求所有包安装加sfw前缀如sfw uv pip install package这是防供应链攻击的硬性规定。2. 代码规范。Python 提交前跑uv run ruff check .Verilog 以radar_system_top.v的接口定义为准测试台必须覆盖边界条件、异常输入序列和运行中复位。3. 测试。三条验证线分别对应上面环境章的命令另加跨层契约测试pytest 9_Firmware/tests/cross_layer/test_cross_layer_contract.py用于校验 FPGA 操作码与 STM32/Python 侧的一致性。4. PR。描述里附测试结果bitstream、Vivado 工程、构建日志等生成物一律不进仓库。下一步清单4 件可直接执行的事读docs/bring-up.html硬件上电指南和docs/architecture.html建立整机概念约 30 分钟依次跑通三条验证线把失败项记录成你自己的基线在 issues 中挑一个与你的角色匹配的条目文档、测试或 bug 修复先提一个文档/测试类 PR 建立记录跑通后再向代码层推进Python 改v7/FPGA 改9_2_FPGA/固件改9_1_Microcontroller/【免费下载链接】PLFM_RADAROpen-source, low-cost 10.5 GHz PLFM phased array RADAR system项目地址: https://gitcode.com/GitHub_Trending/pl/PLFM_RADAR创作声明：本文部分内容由AI辅助生成（AIGC），仅供参考