做了快十年的硬件我越来越发现一块板子最终能不能在用户现场站稳脚跟往往不是取决于那些光鲜的高速差分对、复杂的电源树而是取决于你设计收尾时怎么对待那些“不打算用的引脚”。最近手里有个基于RHFLVDS31A的星载LVDS接口板四路驱动器只用了两路剩下两路怎么处理就这么个看似不起眼的问题让我把数据手册翻来覆去看了好几遍还在实验室折腾了两三天。很多人遇到“多余引脚”第一反应就是“不用的就悬空呗”尤其是数字电路里悬空引脚好像也不会立刻炸板。但RHFLVDS31A这种高可靠抗辐射LVDS驱动器跟你手边那种几毛钱的商用逻辑芯片完全不是一回事。它内部是电流源型输出结构输入级是高速差分对还有使能控制逻辑不同功能的引脚悬空之后产生的影响完全不同。有的引脚悬空可能只是动态功耗多点有的引脚悬空会让整个通道处于不定态输出端跑出乱七八糟的振荡波形严重的甚至影响相邻通道的信号完整性或者让器件在辐射环境下进入闩锁风险更高的状态。这篇文章就围绕RHFLVDS31A未使用的I/O引脚展开把我这次从原理图设计、PCB布局到板级实测踩坑的完整过程记录下来。我会按输入引脚、输出引脚、使能引脚三类分别讲清楚哪些能悬空、哪些必须接固定电平、背后的原理是什么、实际验证结果如何。无论你是在做卫星载荷、航空电子还是工业现场的高可靠数据采集只要用到RHFLVDS31A或同类LVDS驱动芯片这部分内容都值得你花几分钟看完。1. 项目背景与“未用引脚”到底指哪些1.1 RHFLVDS31A是个什么器件RHFLVDS31A是意法半导体在高可靠产品线下的四通道LVDS驱动器常被用在星载计算机、遥感相机数据传输、运载火箭测控系统这类对辐射总剂量和单粒子效应有明确要求的场合。它的基本功能是把单端CMOS/TTL电平信号转成符合LVDS标准的小摆幅差分信号典型差分输出电压幅度在±350mV左右输出共模电压约为1.2V供电电压3.3V数据传输速率可以做到几百Mbps量级。和工业级商用LVDS驱动器相比这颗器件最核心的差异在于辐射加固设计。它在工艺和版图上做了针对性处理对总剂量效应TID的耐受能力通常在100 krad(Si)以上并且针对单粒子闩锁做了加固设计在空间环境中不容易因为高能粒子入射而过流烧毁。这也是为什么航天型号里选它而不是直接拿DS90LV031A这类芯片去抗辐照筛选——引脚逻辑可能相近但底层设计和可靠性余量完全是两个思路。我这次的项目是某型号星载设备里的板间数据传输链路。FPGA侧产生多路并行数据通过RHFLVDS31A转成差分信号送到背板连接器再传给另一块单板。四个通道原本规划了三路使用一路冗余但最后需求调整只用了两路。于是“剩下两路”的引脚处理就成了一个必须落到图纸上的问题。1.2 项目中“未用”的引脚有哪几类很多人以为“未用引脚”就是一句话能概括的东西实际上在RHFLVDS31A这种器件上未用引脚至少可以分成三类每类的处理方式完全不同。第一类是未使用通道的差分输入引脚也就是IN、IN-。这两根引脚是高速差分输入级内部是N沟道差分对管输入阻抗很高。如果悬空输入级的工作点会漂移在阈值附近噪声一耦合就可能导致输出级无规律翻转。这类引脚原则上不能悬空必须接固定电平。第二类是未使用通道的差分输出引脚也就是OUT、OUT-。LVDS输出级本质上是电流源控制的差分对输出端开路时电流无法在外部形成回路但器件结构本身不会因此损坏。这一类和输入引脚的处理逻辑完全相反悬空反而是常见做法。第三类是整个器件的使能控制引脚即EN和EN*。这两个引脚控制所有通道是否输出。即使某一路通道的输入、输出都被“处理”了只要使能逻辑处于不受控状态整颗芯片都可能处于异常状态。使能引脚必须显式地拉高或拉低绝不能浮空。我把这个分类整理成了表格方便后续设计时逐条对照。引脚类型引脚名称悬空风险推荐处理差分输入IN / IN-工作点漂移、输出不定态接固定电平IN接高、IN-接低差分输出OUT / OUT-无损坏风险但有功耗/EMC代价悬空或预留端接焊盘使能控制EN / EN*误使能、上电毛刺、辐射风险接入固定逻辑或由控制器驱动电源/地VCC / GND不能称为“未用”必须全接所有电源引脚按手册连接并去耦2. 未用引脚的处理原则与原理分析2.1 输入引脚为什么不能悬空我在调试很多板卡的时候都遇到过类似现象把不用的施密特触发器输入端悬空用示波器探针一碰就能看到输出端有几十毫伏到几百毫伏的扰动甚至直接出来一个方波振荡。CMOS器件的输入端是高阻悬空时没有任何外部网络把它的电平钳制在确定的高或低只要PCB上有任何噪声耦合内部栅极电容上积累的电荷就会变化导致输入电平在逻辑阈值附近来回穿越。RHFLVDS31A的差分输入级虽然结构上更对称但原理是一样的。如果IN和IN-都悬空两个输入端通过寄生耦合拾取的噪声可能不同产生一个随机的差分电压这个电压一旦超过输入阈值通常是±100mV量级输出级就会响应动态功耗上去了还会在未用通道的输出端看到毫无规律的脉冲信号。正确做法是把未用通道的差分输入接到确定的逻辑电平。按照LVDS输入级的共模范围要求IN接到VCC或至少是高于IN-的电平IN-接到GND这样输入差分电压始终处于有效逻辑状态输入级不翻转功耗最低输出也能稳定在某个确定电平。还有一点需要特别注意差分输入端IN和IN-不能直接短接在一起。如果短接理论上差分电压为零但在实际电路中两个引脚之间的细微失配会产生一个不确定的小差分电压输出状态依然不可控。我在实验室试过一次短接两个输入后输出虽然不像悬空时那样剧烈振荡但依然能测到不规则的电位漂移。所以固定电平是最好的选择。2.2 输出引脚LVDS开路悬空是安全的RHFLVDS31A的输出级和普通推挽CMOS输出不同LVDS驱动器内部用电流源控制输出电流大约在3.5mA左右通过外部100Ω端接电阻形成约±350mV的差分电压。当输出端悬空时电流源没有外部回流路径输出端的电位会保持在内部偏置决定的共模电平附近不会出现推挽输出那种悬空后电平不知道往哪飘的问题也不会因过压或过流损伤器件。但这不等于说悬空就一定万事大吉。如果对应的通道还处于使能状态输入级又因为某种原因在翻转那么输出级内部的电流源和开关管依然会持续动作带来一定的动态功耗。虽然这个功耗不算大但在星载产品里每一毫瓦都要精打细算尤其是电池供电或热控约束紧张的设备更不能让没用的通道白耗电。所以更合理的思路是对于不使用且不打算作为备份的通道输出引脚悬空但把通道禁用使能引脚控制让输出级进入高阻态对于打算留作备份的通道输出端在PCB上预留100Ω端接电阻位置方便以后启用时直接贴装。这样既规避了功耗问题又给系统留了扩展余地。2.3 使能引脚未用通道要“显式禁用”RHFLVDS31A的使能逻辑是EN为高、EN为低时器件正常工作反之则驱动器输出为高阻态。实际项目中不少硬件工程师把EN和EN简单处理成“接一个上拉或下拉电阻就完事”但问题恰恰出在这个“简单处理”上。如果EN *只接一个下拉电阻而没有被驱动器驱动那么在上电瞬间电源电压爬升过程中电阻电流很小引脚电平会跟随电源上升在逻辑阈值附近停留一段时间。这段时间里如果输入端已经有信号了输出级可能被误使能产生毛刺甚至把未用通道的噪声传到后端负载上。而很多设备的CPU/FPGA要等几百毫秒甚至更久才开始初始化GPIO如果等到初始化才去拉高EN那前面的时间窗口就完全处于不受控状态。稳妥做法是EN引脚通过10kΩ电阻上拉到VCCEN*引脚通过10kΩ电阻下拉到GND并且这两个电阻要尽量靠近器件引脚放置。如果需要由外部控制器控制使能状态应确保控制器的GPIO在器件上电前已经处于确定状态或者使用带有内部默认输出电平的上电复位功能。对于完全用不到的通道使能引脚的固定接法是首要方案把“动态控制”留给真正需要动态开关的场景。3. 具体实操从原理图设计到板级验证3.1 项目方案两用两备第三通道留作冷备份我这次的项目里RHFLVDS31A四个通道最终只用两个另外两个通道怎么定义我考虑了很久。如果直接把另外两个通道认为是“彻底不用”那处理方式非常简单输入接固定电平、输出悬空、使能引脚全部接死。但航天产品讲究冗余设计一个通道彻底不用有点浪费万一主用通道发生异常硬件上又没有备份可用就只能改板了。最后我采用了“两用一备一废”的方案。通道1和通道2作为主用数据传输通道通道3作为冷备份通道输入端通过0Ω电阻连接到固定的高/低电平输出端预留100Ω端接电阻焊盘使能引脚由FPGA的GPIO控制需要启用备份时用软件切换通道4则彻底禁用输入接固定电平输出悬空使能逻辑保证其始终处于高阻。这个方案的本质是让“未用”在系统层面拥有两种语义。一种是“彻底不用”对应通道4另一种是“当前不用但随时可用”对应通道3。两者对应的引脚处理细节不同但都遵循同一底层原则——所有输入引脚必须有确定电平输出引脚要么悬空要么端接使能逻辑必须受控。表格里列一下我最终的接法。通道输入引脚处理输出引脚处理使能控制Ch1主用正常连接FPGA输出100Ω端接到背板使能Ch2主用正常连接FPGA输出100Ω端接到背板使能Ch3冷备份IN经0Ω接VCCIN-接GND预留100Ω焊盘默认悬空FPGA GPIO控制Ch4彻底禁用IN接VCCIN-接GND悬空固定禁用3.2 原理图设计细节与电阻选型具体到原理图设计未用输入引脚的接法比想象的更讲究。一开始我想得很简单“IN接VCCIN-接GND不就行了”后来复盘时发现有个问题如果直接接到VCC和GND未用通道的输入级等于是被强制锁定在一个有效差分电平上这从功能上没问题但一旦这些引脚因某种原因比如焊接污染、过孔残铜出现短路风险就直接拉低VCC的阻抗或造成电源异常排查起来很麻烦。所以我决定在IN到VCC之间串一个0Ω电阻IN-到GND之间也串一个0Ω电阻。正常工作时0Ω电阻不会影响电平锁定但后续如果发现备份通道有用途可以拆掉这两个0Ω电阻把该通道的输入接到FPGA的IO上而不用重新改板。这个小细节让原理图在“禁用”和“启用”两种状态之间有了切换能力。实际项目中如果担心0Ω电阻在电流冲击下损坏可以用10Ω或22Ω电阻代替功能上完全等效。使能引脚的上拉和下拉电阻我用了10kΩ这是高可靠设计里很常见的取值。10kΩ既保证了ESD冲击时流过电阻的电流不会太大又能提供一个足够强的下拉能力把引脚锁定在GND或VCC电平。电阻精度用1%就行不需要高精度。但要注意上拉和下拉电阻不要共用同一个电源域如果VCC有多个引脚EN的上拉电阻应接在器件的VCC引脚旁边再统一经过磁珠或π型滤波进入电源输入避免使能逻辑受到其他数字电路的同步开关噪声影响。另外一个容易忽略的点是电源去耦。RHFLVDS31A属于高速器件VCC引脚旁边一般建议放置100nF和10nF两级去耦电容并且靠近电源引脚。即使未用通道不产生主要功耗去耦电容不到位仍然可能影响已用通道的信号质量。我在第一版设计时为了省地方把未用通道附近的去耦电容省略了几个结果高速传输时眼图质量明显变差后来补上电容才恢复正常。高速电路里每个电源引脚都认真对待比什么都重要。3.3 PCB布局与走线的特别处理PCB上未用引脚的焊盘处理也是大有讲究。RHFLVDS31A采用SOIC-16封装参考常见排列实际以官方数据手册为准每个引脚都有对应的焊盘。未用通道的输入引脚如果接VCC或GND走线要尽量短不要让长走线变成拾取噪声的天线。我在布局时把未用通道输入引脚的0Ω电阻放在离芯片引脚不到200mil的位置这样即使电磁环境复杂噪声耦合的长度也被限制得很短。对于冷备份通道的输出引脚我虽然在原理图上预留了100Ω端接电阻的焊盘但实际PCB上这个焊盘默认是空的。这里有一个细节悬空的差分输出走线在PCB上如果平行走很长一段距离就会形成一个等效天线不仅可能辐射噪声还可能在ESD事件中把能量耦合回器件内部。稳妥做法是备份通道的差分输出走线尽量短并且末端不要连接任何连接器直接悬空在芯片附近的测试点焊盘上。如果长度无法压缩就在备用输出走线附近加一条地线隔离降低耦合。未用通道的输入和输出之间也要注意间距。我在第一版布局时未用通道的输入走线和主用通道的差分对靠得很近测试时发现主用通道的抖动略有增加。后来拉开间距并且加了地铜隔离抖动恢复正常。高速信号之间哪怕一个未用通道的处理也会通过空间耦合影响相邻通道的裕量。电源和地的连接上所有VCC和GND引脚都必须连接不能因为“某一路驱动不用”就把对应的电源引脚省掉。RHFLVDS31A内部电路是统一供电的把某个电源引脚断开可能导致内部供电网络不完整轻则性能降级重则闩锁风险增加。这点对于任何多电源引脚器件都适用。3.4 板级验证与测试记录板子贴片回来后我花了半天时间专门验证未用引脚的处理效果。第一项测试是检查未用输入引脚的电平。用万用表测IN对地电压应该接近VCC3.3V测IN-对地电压应该接近0V。实测结果和设计一致两个0Ω电阻的压降基本可以忽略输入级工作点稳定。第二项测试是观察未用通道的输出。通道4被固定禁用输出悬空用示波器探头测试时看到的是约0V的浮空电位无振荡无毛刺。通道3处于禁用状态但输入已固定电平输出同样是干净的高阻状态。测试通过后我特意把通道3的使能信号拉高这时输出端出现稳定的差分电平约±350mV共模约1.2V。这个测试证明我的备份通道方案可以在不修改硬件的情况下通过软件直接启用。第三项测试是功耗测量。上电后整板的电流和未用通道处理前几乎没有变化说明禁用通道的动态功耗已经降到了极低的水平。相比之下之前在另一块实验板上未用通道输入悬空导致输出持续翻转时整板电流大约增加了十几毫安对应到整机温升虽然不算大但在热设计紧张的机箱里就是实实在在的负担。还有一项测试值得提一下是上电瞬间的使能时序。我用示波器同时抓取VCC爬升和EN引脚的电平确认在VCC上升到额定值过程中EN始终处于低电平没有出现先冲到逻辑高再被下拉的情况。这要归功于10kΩ下拉电阻上拉/下拉电阻的取值和布局到位时序问题就基本可控。4. 常见问题与排查技巧实录4.1 未用输入悬空导致输出振荡的案例这个问题我在另一块试验板上真实遇到过。当时原理图里有一路RHFLVDS31A通道没用画图的人图省事直接没连输入端悬空。板子回来后功能测试发现整板电流比预想大得多示波器抓到未用通道的输出端有约几十毫伏到数百毫伏的不规则脉冲频率还不稳定。排查思路一开始走到“是不是芯片坏了”上面换了芯片依旧如此。后来去查数据手册看到输入级高阻特性的说明才怀疑到悬空输入上。用飞线把IN接到VCC、IN-接到GND后输出端立刻安静了整板的异常电流也随之消失。这个案例说明测试阶段如果发现某些不使用的通道输出端有莫名的小信号优先检查输入引脚是否悬空。4.2 上电瞬间误使能导致的毛刺问题另一个容易踩的坑是使能引脚浮空导致的上电瞬间误使能。有次调试时主用通道在系统上电后前几百毫秒内输出了不期望的脉冲后端数据接收端产生了误码。后来用示波器抓VCC和EN的时序发现EN引脚在上电过程中有一个明显的向上过冲接近逻辑高电平导致器件短暂退出禁用状态。原因就是EN只连到了FPGA的GPIO而FPGA在上电配置完成前引脚是浮空的。虽然FPGA配置完成后会拉低EN但上电那个窗口期是悬空的。解决方式有两种一是在EN*引脚上加一个10kΩ下拉电阻让它在任何外部驱动建立之前都保持确定的低电平二是在FPGA侧选用内部下拉或上电默认输出为低的GPIO。在空间环境里FPGA的IO在配置前浮空还可能受到单粒子影响所以硬件上下拉电阻是更可靠的做法。4.3 未用通道对散热和功耗的影响功耗问题是高可靠设计里绕不开的。RHFLVDS31A的静态功耗本身不算大但如果未用通道处于输入悬空、输出翻转的状态功耗会明显增加。星载设备的散热主要靠传导局部的额外功耗可能不会立刻导致芯片过热但会挤占整个单板的功耗预算长期运行还可能加剧热循环应力。我在做功耗估算时会把未用通道的状态建模为“禁用输入固定”这样计算出来的功耗才是最小的。如果设计里保留了备份通道但平时没有显式禁用功耗模型里就要按“使能但无负载”来估算同时也为输出级翻转留出余量。这些在热仿真阶段就要体现而不是等硬件回来了再测。4.4 高可靠器件与商用LVDS驱动器的处理差异很多工程师之前用过DS90LV031A这类商用LVDS驱动器处理未用引脚时习惯性地参考它的经验。但我发现RHFLVDS31A和商用器件在未用引脚处理上有几个不可忽视的差异。对比项商用LVDS驱动器如DS90LV031ARHFLVDS31A航天抗辐射器件输入悬空风险有一定风险但商用环境下常被忽略辐射环境下风险放大必须接固定电平未用通道使能使能引脚悬空偶尔能用必须显式拉高/拉低防上电误使能输出悬空可悬空可悬空但建议禁用通道以降低功耗单粒子效应不作考虑浮空输入会增加单粒子瞬态敏感度一致性要求相对宽松航天产品要求严谨按型号级规范执行商用环境下芯片周边电磁环境相对可控即使输入悬空可能也就是多了点小毛刺功能测试不一定暴露。但到了空间环境中粒子和辐射效应会放大悬空节点的敏感性比如原本微弱的噪声扰动可能被单粒子瞬态放大成逻辑翻转。所以在这类高可靠器件上未用引脚的处理不是“建议”而是“必须按规范执行”。5. 高可靠系统中的“未用引脚”处理方法论5.1 通用原则确定电平、低阻抗、可测试性经过这个项目的完整闭环我提炼出处理未用引脚的三条通用原则。第一条是确定电平。所有输入引脚都必须有一个明确的逻辑电平不管是接VCC还是接GND总之不能悬空。第二条是低阻抗。固定电平和引脚之间的路径阻抗要低走线要短不要在引脚附近形成高阻抗节点否则噪声耦合就会让固定电平失去意义。第三条是可测试性。设计时就要留出测试点或可跳线位置让后续调试和测试可以监测这些未用引脚的实际状态。这三条原则不仅适用于RHFLVDS31A也适用于几乎所有数字集成电路的未用引脚处理。FPGA的空闲IO、ADC的未用模拟输入、运放的同相输入端本质上都是同一套逻辑让芯片内部的每个节点都处于已知且可控的状态。5.2 一份可以直接套用的检查清单我在项目评审前整理了一份未用引脚检查清单这里分享出来硬件评审时可以直接当成自查表用。首先检查所有未用输入引脚是否有确定电平逐个引脚查不能漏。其次检查差分输入引脚是否分别接高、接低确认短接的现象。再检查未用输出引脚的状态是悬空还是端接是否与设计意图一致。然后检查使能引脚是否有上拉/下拉电阻是否在系统上电前就处于确定电平。接着检查所有电源引脚的去耦电容是否完整与未用通道无关但极易被遗漏。最后检查PCB层未用通道走线是否与主用通道保持足够间距是否形成了不必要的天线效应。这份清单看起来琐碎但每一次当我以为“不会有问题”的时候最后查出来的基本都是清单里的某一项。5.3 与FPGA工程师、结构工程师的接口约定未用引脚处理不只是硬件工程师的事。在我这个项目里通道3作为冷备份通道使能引脚连接到了FPGA的GPIO。如果FPGA的上电默认状态不确定或者软件里没有及时把该GPIO拉到禁用电平备份通道就可能在上电瞬间处于使能状态。这要求硬件和FPGA工程师提前约定引脚的上下电默认状态并且把相关GPIO的初始化代码纳入系统上电流程的第一优先级。同时结构工程师也需要知道未用通道测试点的大致位置避免装配时测试点被压到结构件下面导致后续排查故障时无法直接测量。我在出图时特意把未用通道的测试点和主用通道一起放在板边方便单板调试和整机联试时快速接示波器探头。这类跨专业的小约定往往能在系统联试阶段省下不少时间。6. 一点延展给备份通道留一个“活口”最后再说一个我后来觉得特别值得推荐的操作。可能有些人会觉得未用引脚既然不用那就应该把所有相关网络都简化到最少不增加任何多余元件。但从系统冗余的角度看适度留“活口”比彻底简化更符合高可靠设计的思路。我在这次设计里并没有把所有未用通道都封死而是把通道3做成了冷备份。输入引脚通过0Ω电阻接到固定电平输出引脚预留100Ω端接电阻焊盘使能引脚接到FPGA的GPIO。这样在硬件上这个通道平时不消耗额外功耗不参与系统功能一旦主用通道出现异常软件只需要拉高EN、拉低EN*再调整几个输入信号的来源就可以让备份通道接管数据传输。整机不用返修、不用改板就能实现通道级的故障重构。这种设计思路的代价很小不过几张焊盘、几个电阻的位置但换来的却是系统可靠性的显著提升。做高可靠设备时间长了会发现很多时候决定成败的不是功能有多强大而是危险发生时系统有没有备用的路可以走。给未用引脚留一个“活口”就是这个思路最简单的体现。