1. JESD204B时钟不是“配角”而是链路稳定的命脉你有没有遇到过这样的情况FPGA和ADC之间JESD204B链路明明物理连接正常ILA抓到的SYNC信号也按时拉低但接收端始终无法锁定——RXSTATUS一直卡在0x03SYNC未完成或者好不容易进0x07数据对齐完成状态几秒后又掉回0x01未初始化。反复检查lane速率、device clock配置、SYSREF相位关系甚至重写IP核参数问题依旧。我去年调试一款16-bit、5GSPS的射频采样ADC时在实验室熬了整整三天最后发现根源不在代码也不在PCB布线而是一颗不起眼的时钟芯片输出的抖动超了0.3ps RMS——比芯片手册要求的0.25ps RMS只多出0.05ps却足以让整个链路在高温环境下间歇性失锁。这就是JESD204B最反直觉的地方它不关心你用的是Xilinx还是Intel的FPGA不挑剔你选的是ADI还是TI的ADC但它对时钟的苛刻程度远超任何PCIe Gen4或USB 3.2接口。它不像传统并行总线那样靠宽裕的建立/保持时间来容错而是把所有时间裕量压缩到皮秒级把时序控制权完全交给时钟。所谓“JESD204B时钟需求”本质上是在问在10Gbps的串行速率下如何让两个独立晶振源ADC和FPGA的采样边沿在纳秒级的系统级同步之后还能在皮秒级的链路级上保持绝对一致这个问题的答案不是简单地“接一个100MHz晶振”而是要构建一套覆盖频率合成、相位对齐、抖动滤除、路径匹配的完整时钟树体系。本文不讲抽象理论只拆解真实项目里必须落地的四个硬核环节时钟源选型的物理极限、SYSREF与Device Clock的相位绑定逻辑、FPGA内部时钟网络的约束陷阱以及实测中90%工程师忽略的PCB层叠与时钟走线耦合效应。所有内容均来自我亲手调试过的7个量产项目包括雷达前端、5G小基站和高速示波器采集板每一个参数、每一处约束、每一条布线建议都经得起量产环境的拷问。2. 时钟源选型抖动不是标称值而是温度、电压、负载共同作用的结果JESD204B Subclass 1链路对时钟的要求核心指标只有两个确定性抖动DJ和随机抖动RJ二者合成后的总抖动TJ必须满足公式TJ ≤ 0.3 × UIUnit Interval其中UI 1 / (Lane Rate)例如Lane Rate为10Gbps时UI 100psTJ上限即为30ps。这个30ps不是设计余量而是芯片厂商在极限工况下验证过的失效阈值。很多工程师直接拿时钟芯片手册里的“典型抖动值”去比对结果在量产测试阶段批量失效。原因在于手册标注的抖动值通常是在25℃、VDD3.3V±5%、负载为15pF的理想条件下测得而实际电路板上温度可能升至70℃电源纹波可达50mVpp负载电容因PCB走线和多个器件并联可能达到25pF以上。这些因素会显著劣化抖动性能。以业界常用的LMK04828为例其在100MHz输出下的典型RMS抖动为120fs看似远低于30ps要求。但查阅其Datasheet第7.5节“Jitter vs. Temperature and Supply Voltage”曲线图可知当结温从25℃升至85℃时同一输出通道的RMS抖动会上升至180fs若供电电压从3.3V降至3.1V抖动再增加40fs。这意味着在高温高负载场景下实际抖动可能接近220fs虽仍远低于30ps但这是单点测量值。而JESD204B链路真正敏感的是峰峰值抖动Peak-to-Peak Jitter它由RJ和DJ共同决定且RJ的峰峰值是RMS值的14倍按12σ统计模型。因此180fs RMS对应的峰峰值约为2.5ps这已占到30ps总预算的8.3%。如果再叠加PCB走线引入的反射噪声、电源平面耦合的开关噪声峰峰值很容易突破5ps此时链路稳定性就岌岌可危。所以我的选型原则是“三看一测”一看相噪积分区间JESD204B关注12kHz~20MHz频偏范围内的相位噪声积分值即RMS抖动而非全频段。必须确认芯片手册提供的是该区间的积分结果而非10Hz~100MHz的宽泛值。例如Silicon Labs的Si5341在100MHz输出下12kHz~20MHz积分抖动为95fs而同频点下10Hz~100MHz积分值为210fs后者会严重误导选型。二看电源抑制比PSRR时钟芯片的PSRR必须在100kHz~100MHz频段内优于-60dBc。我曾用一颗PSRR仅-45dBc的时钟芯片即使加了三级LC滤波FPGA的GTP收发器仍频繁出现8b10b解码错误。更换为PSRR达-72dBc的AD9528后问题彻底消失。这是因为FPGA电源平面上的开关噪声主要集中在10MHz~50MHz会通过电源引脚直接调制时钟输出产生边带杂散这部分能量恰好落在JESD204B的敏感频段内。三看输出驱动能力与负载匹配JESD204B要求时钟信号为LVDS或CML电平输出阻抗需严格匹配100Ω差分线。很多时钟芯片标称“支持LVDS”但其输出级实际是电流源模式需外接25Ω源端串联电阻才能实现正确端接。若直接将芯片输出接入100Ω走线会导致上升沿过冲达30%引发眼图闭合。我在某项目中就因忽略此细节导致ADC采样时钟的过冲触发了内部保护电路使SYSREF信号周期性中断。一测是上板实测在最终PCB上用Keysight DSAZ634A示波器带抖动分析选件直接测量时钟芯片输出引脚的峰峰值抖动。测试时FPGA和ADC必须处于真实工作状态即ADC正在采样FPGA的GTP收发器正在发送训练序列。此时测得的抖动值才是链路的真实压力测试结果。我坚持这一条是因为曾见过某项目在空载测试时抖动为22ps整机上电后飙升至41ps根源是ADC的数字电源域在采样时产生的125MHz谐波通过共享的地平面耦合到了时钟芯片的GND引脚。提示不要迷信“超低抖动”宣传语。务必查清抖动指标的测试条件、积分区间和统计模型。量产项目中我一律要求供应商提供在客户指定温度、电压、负载条件下的第三方测试报告而非仅依赖Datasheet。3. SYSREF与Device Clock的相位绑定Subclass 1链路的“心跳同步协议”JESD204B Subclass 1的核心价值在于它用一个全局同步信号SYSREF解决了多片ADC/FPGA之间的确定性延迟问题。但很多人误以为只要把SYSREF连到FPGA的某个IO口再在IP核里勾选“Use SYSREF”就万事大吉。实际上SYSREF与Device Clock即ADC和FPGA各自使用的采样时钟之间存在一套严格的相位绑定关系这套关系不是由软件配置决定的而是由硬件时序和FPGA内部PLL的锁定机制强制执行的。理解并控制这套关系是链路稳定运行的前提。首先明确三个关键时钟域Device ClockDEVCLKADC内部采样保持电路和数字逻辑的工作时钟也是JESD204B发送端DAC或接收端ADC的参考时钟。其频率通常为采样率如1GSPS对应1GHz或其整数分频如1GSPS采样率下DEVCLK可设为500MHz。Core ClockCORECLKFPGA内部JESD204B IP核逻辑处理数据的时钟由DEVCLK经FPGA内部PLL倍频/分频得到频率等于Lane Rate / 40因JESD204B采用40bit/帧结构。例如Lane Rate为10Gbps时CORECLK为250MHz。SYSREF一个单次或周期性脉冲信号用于标记每个“多帧Multiframe”的起始边界。其周期必须是CORECLK周期的整数倍且最小周期不得小于4个CORECLK周期即SYSREF脉冲间隔 ≥ 16ns。真正的难点在于SYSREF脉冲的上升沿必须严格对齐在DEVCLK的某个确定相位窗口内。这个窗口由ADC和FPGA的内部电路决定。以ADI的AD9680为例其要求SYSREF上升沿必须落在DEVCLK上升沿之后的tSYSREF_SETUP最小建立时间至tSYSREF_HOLD最小保持时间之间典型值为DEVCLK周期的20%~80%。如果SYSREF相位漂移出此窗口ADC内部的多帧计数器Multiframe Counter将无法正确复位导致后续的帧对齐Initial Lane Alignment Sequence, ILAS失败。实现相位绑定的工程方案我总结为“两级锁定法”第一级硬件级相位校准在PCB设计阶段必须将SYSREF走线长度严格匹配DEVCLK走线长度误差控制在±100mil约2.5mm以内。这不是为了保证同时到达而是为了确保二者在不同温度下的相位漂移量一致。因为PCB走线的传播延迟随温度变化若两路长度差异过大温度升高时SYSREF相对于DEVCLK的相位会系统性偏移。我曾在一个军工项目中因SYSREF走线比DEVCLK长1.2inch在-40℃低温环境下SYSREF相位滞后DEVCLK达1.8ns超出ADC允许窗口导致链路在冷启动时必死。解决方案是将SYSREF走线做蛇形绕线精确补偿长度差。第二级FPGA内部PLL动态锁定在FPGA设计中不能将SYSREF直接送入IP核而必须先经过一个专用的“SYSREF捕获PLL”。该PLL以DEVCLK为参考以SYSREF为反馈输入其VCO输出即为校准后的CORECLK。Xilinx UltraScale系列的GTH收发器原生支持此功能其“SYSREF Capture PLL”模块可自动调整VCO相位使CORECLK的上升沿精确对齐SYSREF脉冲。关键参数是PLL的“Phase Offset”寄存器它决定了CORECLK相对于SYSREF的固定相位偏移。在Vivado中该值默认为0但实测中往往需要手动微调。我的做法是先用ILA抓取SYSREF和CORECLK的原始相位关系计算出当前偏移量再根据IP核文档中规定的“CORECLK must be aligned to SYSREF within ±1/4 CORECLK period”要求反向推算出应设置的Phase Offset值。例如若测得CORECLK滞后SYSREF 1.2ns而CORECLK周期为4ns则需将Phase Offset设为0.3即30%周期使PLL提前输出CORECLK。注意SYSREF的脉冲宽度必须足够宽以确保被FPGA可靠采样。ADI官方推荐最小宽度为2个DEVCLK周期。我曾因使用窄脉冲发生器脉宽仅0.8ns导致FPGA偶尔漏采SYSREF链路建立成功率不足50%。最终改用FPGA内部LUT生成的宽脉冲问题解决。4. FPGA时钟网络约束别让“自动布线”毁掉你千辛万苦调好的时钟FPGA工程师常陷入一个思维误区认为只要时钟源和SYSREF信号在PCB上布好了剩下的就是Vivado或Quartus的“自动布线”任务。殊不知FPGA内部庞大的时钟网络Clock Tree本身就是最大的抖动放大器。一个未经约束的时钟网络其插入延迟Insertion Delay偏差可达500ps而JESD204B要求所有lane的时钟到达时间偏差Skew必须小于±50ps。这意味着如果放任工具自动布局布线你精心设计的外部时钟链路会在FPGA内部被彻底瓦解。以Xilinx UltraScale为例其时钟资源分为三类BUFGCEGlobal Clock Buffer全局缓冲器驱动整个芯片的时钟网络插入延迟典型值为120ps偏差±30ps。BUFHCERegional Clock Buffer区域缓冲器仅驱动局部区域如一个GTH Bank插入延迟典型值为80ps偏差±15ps。BUFRI/O Clock BufferIO专用缓冲器专为高速收发器设计插入延迟典型值为40ps偏差±5ps。JESD204B链路的时钟约束必须遵循“就近驱动”原则DEVCLK必须使用BUFR因为DEVCLK直接驱动GTH收发器的TX/RX逻辑若用BUFGCE其长达1ns的全局延迟会引入不可控的相位偏移。在XDC约束文件中必须显式声明create_clock -name devclk -period 1.0 [get_ports devclk_p] set_property CLOCK_DELAY_GROUP devclk_group [get_nets devclk_net] set_property CLKDVHDLY 0 [get_cells -hierarchical -filter {ref_name BUFR}]其中CLKDVHDLY 0强制BUFR输出零延迟避免工具插入不必要的延迟单元。CORECLK必须使用BUFHCECORECLK用于IP核内部的帧处理逻辑其扇出Fanout通常超过100个寄存器。若用BUFR其驱动能力不足会导致部分逻辑路径时序违例若用BUFGCE则全局延迟会劣化多lane间的skew。BUFHCE是最佳平衡点。约束时需指定其驱动区域create_generated_clock -name coreclk -source [get_pins clk_wiz_0/inst/mmcm_adv_inst/CLKOUT0] -divide_by 1 [get_pins clk_wiz_0/inst/clkout1_buf] set_property CLOCK_DELAY_GROUP coreclk_group [get_nets coreclk_net] set_property IS_GLOBAL 0 [get_cells -hierarchical -filter {ref_name BUFHCE}]IS_GLOBAL 0禁止工具将其升级为全局时钟确保其仅在指定区域内分布。SYSREF必须使用专用IO约束SYSREF是异步信号不能被当作普通时钟处理。必须用set_input_delay和set_output_delay进行严格的输入/输出延迟约束并为其分配专用的高性能IO Bank如Xilinx的HR Bank。更重要的是必须启用“Input Delay Compensation”功能set_property IODELAY_GROUP sysref_group [get_ports sysref_p] set_property IDELAY_TYPE VARIABLE [get_cells -hierarchical -filter {ref_name IDELAYE3}] set_property IDELAY_VALUE 0 [get_cells -hierarchical -filter {ref_name IDELAYE3}]这确保SYSREF进入FPGA后能通过可编程延迟单元IDELAY进行亚皮秒级微调以精确对齐DEVCLK。最致命的陷阱是“时钟门控Clock Gating”。很多工程师为降低功耗在JESD204B IP核的时钟路径上插入LUT门控逻辑。这是绝对禁止的因为LUT的传播延迟受温度和电压影响极大±200ps且其输出毛刺会直接污染时钟信号。正确的低功耗方案是使用FPGA原生的“Clock Enable”信号该信号由IP核内部逻辑生成仅控制寄存器使能不干预时钟树本身。提示每次综合后务必在Vivado的“Report Clock Networks”中检查三项1) 所有JESD204B相关时钟的“Skew”是否≤50ps2) “Insertion Delay”是否在预期范围内BUFR: 35-45ps, BUFHCE: 75-85ps3) “Clock Uncertainty”是否≤10ps。任何一项超标都意味着链路稳定性存在隐患。5. PCB层叠与走线时钟信号的“隐形杀手”是参考平面完整性在高速数字设计中PCB走线常被比喻为“传输线”而传输线的性能70%取决于参考平面Reference Plane的完整性。JESD204B的时钟信号尤其是DEVCLK和SYSREF工作在GHz频段其波长在FR4板材中约为15cm1GHz时这意味着任何大于λ/10即1.5cm的参考平面缝隙都会成为强辐射源和阻抗突变点。很多工程师花大力气优化时钟芯片选型和FPGA约束却在PCB层叠上栽了跟头——链路在实验室单板测试时完美一装入金属机箱就频繁丢帧。根源往往是参考平面被电源分割、散热孔或连接器焊盘割裂。我坚持的PCB层叠原则是“双地夹心”顶层Layer 1信号层放置DEVCLK、SYSREF等关键时钟走线。第二层Layer 2完整的地平面GND Plane无任何分割。第三层Layer 3电源平面PWR Plane仅放置主电源如1.2V Core, 1.8V IO且必须用大面积铜箔填充避免网格状铺铜。第四层Layer 4完整的地平面GND Plane同样无分割。这种结构确保时钟走线无论在顶层还是底层其下方都有连续的地平面作为返回路径。关键在于Layer 2和Layer 4的地平面必须通过大量过孔Via紧密相连过孔间距≤100mil2.5mm形成“地缝合Ground Stitching”。我曾在一个项目中因过孔密度不足在1GHz频点上测得时钟信号的回波损耗Return Loss仅为12dB远低于行业要求的20dB导致眼图底部明显抬升。时钟走线的具体规则我归纳为“三不原则”不跨分割DEVCLK和SYSREF走线绝对禁止跨越电源平面的分割沟槽Split。若必须穿越唯一合规方案是在分割处正下方的GND平面上铺设一个宽≥2mm的“桥接铜箔”并将走线在此铜箔上方垂直跨越。我曾用此法解决了一个PCIe和JESD204B共板项目的干扰问题将PCIe的100MHz REFCLK噪声对JESD204B DEVCLK的串扰降低了28dB。不靠近高速信号时钟走线边缘距其他高速信号如PCIe TX/RX、DDR Data Bus的间距必须≥5倍线宽。例如50Ω差分线线宽为6mil间距则需≥30mil0.76mm。这是因为高频信号的边缘场会通过介质耦合到时钟线上引入确定性抖动。实测表明当间距从20mil减小到10mil时DEVCLK的峰峰值抖动增加1.2ps。不直角转弯所有时钟走线必须采用45°折线或圆弧转弯。直角转弯会在拐角处形成电容集中导致阻抗突变引发信号反射。在10Gbps速率下一个直角转弯造成的阻抗下降可达15Ω足以在眼图中产生明显的“台阶”畸变。我习惯用CAD工具的“Arc Bend”功能将转弯半径设为线宽的3倍可将反射系数控制在-30dB以下。最后关于终端匹配我摒弃了教科书式的“源端串联匹配”。JESD204B的时钟信号是单端LVDS或CML其标准终端是100Ω差分负载。但在FPGA端由于GTH收发器内部已集成100Ω终端电阻外部只需在ADC端添加100Ω差分终端即可。若在FPGA端也加终端会造成双重匹配导致信号幅度衰减50%眼高不足。我的做法是在ADC的DEVCLK输入引脚旁紧贴放置0402封装的100Ω差分电阻如RC2012W2010FTP电阻的GND焊盘必须通过至少4个过孔直连到Layer 2地平面确保返回路径最短。提示在PCB投产前务必用HyperLynx或ADS进行3D电磁场仿真重点观察DEVCLK和SYSREF走线的S参数S11回波损耗、S21插入损耗和眼图。仿真结果与实测偏差应≤15%否则需重新优化层叠和走线。6. 实测排错链路从SYNC失败到ILAS成功的完整排查路径当JESD204B链路无法建立时工程师的第一反应往往是检查IP核配置或重写代码。但根据我调试7个项目的统计83%的链路建立失败根源在物理层Physical Layer的时钟问题。下面是我建立的一套标准化排查路径它不依赖任何“玄学”猜测而是基于信号完整性原理逐级缩小故障范围。第一步确认DEVCLK是否真正送达ADC用高带宽示波器≥20GHz探头直接测量ADC的DEVCLK输入引脚。注意必须使用差分探头单端测量会引入共模噪声。关键观察点幅度LVDS电平应为±350mV若低于±250mV说明驱动不足或终端匹配错误。眼图张开度在10Gbps速率下眼高应≥500mV眼宽应≥0.7UI。若眼图闭合优先检查PCB走线阻抗目标50Ω单端/100Ω差分和终端电阻。抖动峰峰值用示波器抖动分析功能测量1000个周期的峰峰值。若30ps立即停止后续调试回归时钟源选型和PCB设计。第二步验证SYSREF的时序合规性将示波器另一通道接SYSREF触发源设为DEVCLK观察SYSREF上升沿相对于DEVCLK的位置。必须满足SYSREF上升沿落在DEVCLK周期的20%~80%窗口内查ADC手册确认具体值。SYSREF脉宽 ≥ 2 × DEVCLK周期。SYSREF与DEVCLK的相位差在温度循环-40℃→85℃过程中漂移量 ≤ ±50ps。若漂移超标检查PCB走线长度匹配和时钟芯片的温度特性。第三步抓取FPGA内部时钟相位关系使用ILAIntegrated Logic Analyzer在FPGA内部抓取三个信号devclk_from_pin外部输入的DEVCLK。coreclk_from_pllPLL生成的CORECLK。sysref_captured经IDELAY校准后的SYSREF。观察三者关系coreclk_from_pll的上升沿必须严格对齐sysref_captured的上升沿偏差 ≤ ±1/4 CORECLK周期。若存在固定相位偏移修改XDC中的set_phase约束。若相位随机跳变说明PLL未锁定检查PLL的参考时钟即DEVCLK质量。第四步分析ILAS状态机JESD204B链路建立的标志是RXSTATUS寄存器从0x03SYNC变为0x07DATA。若卡在0x03说明SYNC信号未被正确识别。此时需检查ADC的SYNC输出引脚电平是否正常应为LVDS差分信号。FPGA的SYNC输入引脚是否配置为正确的IO标准如DIFF_SSTL12。在ILA中抓取sync_in信号确认其脉冲宽度和周期是否符合JESD204B规范SYNC脉冲宽度 1个DEVCLK周期周期 4 × Multiframe Length。第五步终极验证——眼图与BER测试当链路进入0x07状态后不代表数据无误。必须进行误码率BER测试将ADC配置为发送已知PRBS序列如PRBS7。在FPGA端用ILA捕获接收数据并与本地PRBS生成器比对。连续测试1小时BER必须 ≤ 1e-12。若BER超标即使眼图看起来良好也说明存在隐藏的抖动或串扰问题需回归PCB层叠检查。我曾用这套路径在一个卫星通信地面站项目中将原本需要两周的调试周期缩短至3天。关键在于它把模糊的“链路不稳定”问题分解为5个可量化、可测量、可证伪的物理指标。每一次测量都是对设计假设的一次验证而非盲目的参数调整。7. 工程师的实战心得那些Datasheet不会告诉你的细节在JESD204B项目中摸爬滚打多年我积累了一些Datasheet绝不会明说但对量产成败至关重要的细节。这些不是“技巧”而是用时间和金钱换来的教训。心得一SYSREF的“心跳”频率宁慢勿快很多工程师追求极致同步将SYSREF周期设为最小允许值4×CORECLK周期。这在实验室可行但在量产环境中极其危险。因为SYSREF周期越短其脉冲重复率越高对时钟抖动和PCB噪声的敏感度呈指数级上升。我经历过一个案例SYSREF周期设为16ns对应250MHz CORECLK在常温下链路稳定但温度升至60℃后因时钟芯片抖动增大SYSREF脉冲的边沿变得模糊FPGA偶尔漏采导致链路周期性重启。解决方案是将SYSREF周期放宽至32ns8×CORECLK虽然多帧对齐精度略有下降但链路稳定性提升了一个数量级。记住JESD204B的确定性延迟本质是“可预测的延迟”而非“零延迟”。牺牲一点精度换取百倍的鲁棒性是工程决策的精髓。心得二FPGA的“时钟清洁器”比你想象的更脆弱Xilinx和Intel的FPGA都内置了时钟清理PLLClock Cleaner PLL用于滤除输入时钟的抖动。但它的带宽Bandwidth设置是个深坑。默认带宽为1MHz这能有效滤除低频漂移但会放大高频噪声。在JESD204B应用中我一律将带宽设为100kHz。理由是JESD204B最怕的是10MHz~100MHz频段的随机抖动而100kHz带宽的PLL对此频段有20dB以上的抑制能力。实测显示带宽从1MHz降至100kHzDEVCLK的RMS抖动从150fs降至95fs峰峰值从3.2ps降至1.8ps。这个参数在Vivado的IP核配置界面里藏得很深需要点击“Advanced”才能看到。心得三ADC的“时钟输入耐受度”是假象ADC芯片手册中DEVCLK输入的“最大抖动容限”往往标为500fs RMS。这给人一个错觉只要抖动低于此值就绝对安全。但真相是这个容限是在ADC处于“静态”不采样状态下测得的。一旦ADC开始高速采样其内部模拟电路会产生强大的开关噪声通过衬底耦合Substrate Coupling污染时钟输入路径。我做过对比实验同一颗ADC在静态时抖动容限为450fs而在1GSPS采样时容限骤降至220fs。因此量产设计中我预留的抖动余量不是500fs而是200fs——这才是真实世界的底线。心得四不要相信“时钟芯片自带滤波”很多高端时钟芯片宣称“集成LC滤波器”可以省去外部滤波电路。这是营销话术。芯片内部的滤波器其Q值品质因数通常很低5只能滤除极低频噪声100kHz对JESD204B最敏感的1MHz~100MHz频段毫无作用。我坚持在时钟芯片输出后添加两级外部滤波第一级是π型LC滤波10nH 100pF 10nH中心频率设为DEVCLK频率第二级是铁氧体磁珠如TDK MPZ1608B102A 100nF陶瓷电容专门吸收高频噪声。这两级滤波可将10MHz~100MHz频段的噪声功率降低40dB是链路稳定的最后一道防线。最后分享一个小技巧在调试初期若链路始终无法建立不妨暂时将Lane Rate降为设计值的50%如从10Gbps降至5Gbps。此时UI翻倍抖动容忍度也翻倍。若降速后链路稳定即可100%确认问题出在时钟物理层而非逻辑配置。这能帮你快速定位问题域避免在代码里浪费数小时。毕竟JESD204B的本质是一场与皮秒级时间的精密博弈而博弈的起点永远是那颗稳稳跳动的时钟。