PCB设计中常用的层叠结构——四层板、六层板、八层板怎么叠

一块报废的四层板第二年的项目，产品经理要求"成本优先"。我把原来的六层板方案砍成了四层板，重新画了层叠结构：TOP - GND - POWER - BOTTOM。标准四层板，教科书推荐的叠法。板子回来，功能测试全过。但是EMI测试不过。30MHz~100MHz频段多个尖峰超标，最严重的在72MHz，超出Class B限值8dB。改了好几版，加屏蔽罩、加磁珠、调整走线——效果都不大。后来一个做EMC的老法师来公司做培训，看了我板子的层叠结构和Gerber，说："你这个POWER层大面积挖空了，信号的回流路径全被挤到GND层的边边角角上去绕了，整个板子像是一个大环路天线，不超标才怪。"他给我看了一组成熟产品的层叠方案对比：• 六层板（信号-地-信号-电源-地-信号）：每个信号层都紧邻一个完整参考平面，回路面积最小• 四层板（合理设计）：TOP信号层下面是完整GND层，BOTTOM信号层上面是完整电源层，两个参考层之间用大量GND过孔缝合"问题不是你用了四层板，"他说，"问题是你把POWER层当成了电源走线层在用，忘了它作为参考平面最核心的职责。"层叠结构为什么这么重要？PCB层叠结构决定了三件根本的事情：1. 信号完整性基础： 每层信号走线有没有一个紧邻的、完整的参考平面，决定了回路面积、阻抗可控性和串扰水平。2. EMC表现： 信号层和参考平面之间的间距直接决定了板级辐射效率。层间距越小，回路面积越小，辐射越少。3. PDN性能： 电源层和地层之间的间距决定了平面电容的大小，直接影响高频去耦效果。这三个维度中任何一个出问题，板子都很难做得干净。四层板层叠方案详解推荐方案：TOP - GND - POWER - BOTTOM这是最经典的四层板叠法，也是大多数场合的首选。图：四层板经典叠法——TOP 信号层紧邻 GND 参考平面，POWER 层可分割电压岛，但 GND-POWER 间距较大。• 顶层（TOP）：信号走线层，紧邻GND参考平面• 第二层（GND）：完整地平面，不做分割• 第三层（POWER）：完整电源平面，可以分割出不同的电源电压岛• 底层（BOTTOM）：信号走线层（低速率信号或GND过孔密集）关键细节： GND层和POWER层之间的间距应该尽可能小。标准的1.6mm四层板，厂通常用以下介质结构：位置介质类型典型厚度TOP到GND芯板（Core）45mil（约0.1~0.13mm）GND到POWER半固化片（Prepreg）1214mil（约0.3~0.36mm）POWER到BOTTOM芯板（Core）45mil（约0.1~0.13mm）注意这个细节： TOP到GND的间距非常小（45mil），这保证了顶层走线的回流路径极短，辐射最小。但GND到POWER的间距很大（13mil），平面电容非常小，高频去耦效果有限。这就是四层板在PDN性能上的固有短板。图：GND-POWER 间距对平面电容的影响——间距从 13mil 缩小到 4mil，平面电容从 65 pF/in² 提升到 225 pF/in²，高频去耦效果显著改善。另一种选择：TOP - GND - POWER/GND - BOTTOM图：四层板变体——第三层为 GND/POWER 混合层，适用于顶层高速信号多的场景。如果顶层高速信号很多，而底层几乎没有走线，可以考虑这种变体：• 第三层做信号层和部分电源走线，第四层做完整地平面• 这样TOP到第二层GND的间距仍然很小• 所有信号都有紧邻参考平面但这个方案对电源完整性不利，第三层的分割可能导致某些芯片的电源回路需要绕很远。不推荐的叠法：TOP - Signal - GND - BOTTOM图：不推荐的四层叠法——信号层没有紧邻参考平面，回路面积大，串扰严重。有的工程师为了"方便走线"，把第二层也当成信号层。结果就是：• 顶层走线的参考平面在第三层（隔了一层），回路面积很大• 第二层走线同样参考第三层，但距离更近，阻抗不连续• 两层信号之间互相串扰严重这种叠法只有在信号频率极低（<10MHz）或板子只有2~3根走线时才勉强可用。来源：Lee W. Ritchey, "Right The First Time, A Practical Handbook on High Speed PCB and System Design"（Ritchey RTTF: https://www.speedingedge.com/）六层板层叠方案六层板在成本和性能之间取得了比较好的平衡，是中等复杂度设计的主流选择。推荐方案一：TOP - GND - SIGNAL - POWER - GND - BOTTOM图：六层板推荐方案一——每层信号都有紧邻参考平面，L3 为带状线结构，EMI 最优。这是最通用、最推荐的六层板叠法：• 总共3个走线层 + 2个地层 + 1个电源层• 每层信号走线都紧邻一个参考平面• 第三层（SIGNAL）可以作为内层高速走线层，夹在两个参考平面之间（带状线结构）这个方案的介质结构通常是：位置介质典型厚度TOP - GNDCore~4milGND - SIGNALPrepreg~8milSIGNAL - POWERCore~4milPOWER - GNDPrepreg~8milGND - BOTTOMCore~4mil总厚度约28mil（0.71mm）加上外层铜，约0.8mm。如果要做到1.6mm标准板厚，需要在两边的Core和Prepreg上增加厚度。推荐方案二：TOP - GND - SIGNAL - SIGNAL - POWER - BOTTOM图：六层板方案二——牺牲了一层参考平面换取更多走线空间，适合布线密度极高的场景。这个方案多了一个内层走线层，但牺牲了中间信号层的参考平面完整性。适用于走线密度极高的场合：• 第四层走线层参考第五层POWER平面• 第三层走线层参考第二层GND平面• 层间串扰需要通过间距控制六层板的成本陷阱很多初学者不知道：六层板的制造成本并不比四层板高出太多。 因为标准PCB制造流程中，四层和六层使用同一套设备，只是多了两张半固化片和一次压合工序。如果一个四层板因为EMI问题需要加屏蔽罩（一个屏蔽罩成本约0.5~2元美金）、或者因为信号完整性问题需要增加PCB尺寸（更大的板子更贵），那么换六层板往往是更划算的选择。图：四层板与六层板层叠结构对比。四层板 GND-POWER 间距大（~13mil），平面电容小；六层板每个信号层都紧邻参考平面，EMI 特性更优。八层板层叠方案八层板通常用于高复杂度设计，如FPGA板、DDR3/DDR4多通道、高速SerDes等。推荐方案：TOP - GND - SIGNAL - GND - POWER - SIGNAL - GND - BOTTOM图：八层板推荐方案——每个信号层都有参考平面，GND-POWER 间距小，PDN 性能优秀，适合 FPGA/DDR 等高复杂度设计。• 4个走线层 + 3个地层 + 1个电源层• 每个信号层都有紧邻的参考平面• 电源层和地层之间的间距可以做得很小（~4mil），获得良好的平面电容各层功能分配层用途典型信号L1 (TOP)器件层+短走线表层器件扇出，短距离时钟L2 (GND)完整地平面参考平面L3 (SIG)高速信号DDR数据线、差分对L4 (GND)完整地平面参考平面（L3的回流路径）L5 (POWER)电源平面各路电源分割L6 (SIG)高速信号地址线、控制信号L7 (GND)完整地平面参考平面L8 (BOTTOM)器件层+低速信号低速接口、测试点八层板每个信号层的阻抗都非常容易控制，串扰也最小。唯一的代价是成本——大约是六层板的1.51.8倍，四层板的2.53倍。来源：IPC-2221B, "Generic Standard on Printed Board Design"（IPC-2221B: https://www.ipc.org/ipc-2221b）标准板厚及其影响1.6mm最通用的标准板厚，兼容绝大多数连接器。但1.6mm对层叠设计意味着：• 4层板需要把GND-POWER间距撑到很大（~13mil），平面电容很小，高频PDN性能差• 6层/8层板各层厚度分配比较从容1.0mm越来越流行的薄板厚度，在消费电子和嵌入式产品中很常见：• 所有层间距缩小，GND-POWER平面电容增大（PDN性能改善）• 板子机械强度下降，需要更多的支撑点• 适合BGA器件（0.8mm pitch以下）——薄板在BGA焊接时热应力更均匀0.8mm高频和便携设备中常见：• 极好的PDN性能（极小的GND-POWER间距）• 50Ω阻抗走线需要更细的线宽（因为至参考平面更近）• 刚性很差，大尺寸板子必须加支撑核心介质厚度对阻抗的定量影响对于一个50Ω微带线，在FR-4（Er≈4.2）上：图：1.6mm、1.0mm、0.8mm 三种板厚对四层层叠结构及阻抗的影响对比。板厚越薄，GND-POWER 间距越小，平面电容越大，PDN 性能越好。介质厚度 H（mil）50Ω 线宽 W（mil）备注3~5.0薄板，线宽加工有挑战4~6.5常见 1.0mm 板内层介质5~8.0常见 1.6mm 板外层介质8~14较厚介质，线宽占用面积大理解这个对应关系很重要：当你选择了板厚和层叠结构后，50Ω 走线的线宽就基本定了。如果外层要走的 BGA 扇出需要 3.5mil 线宽，而你的层叠算出 50Ω 需要 8mil 线宽——这两者是冲突的，你必须在层叠上做出调整。嘉立创在线阻抗计算器可辅助计算不同叠层的阻抗值：📎 https://tools.jlc.com/jlcTools/index.html#/impedanceCalculatenew来源：Brooks, D., "Signal Integrity Issues and Printed Circuit Board Design"

📎 https://www.amazon.com/Signal-Integrity-Issues-Printed-Circuit/dp/013141884XCore vs Prepreg：不仅是一个名字的区别很多工程师知道PCB是由芯板（Core）和半固化片（Prepreg）交替叠压而成的，但不太清楚两者的实际区别，以及这对设计意味着什么。图：Core（芯板）与 Prepreg（半固化片）结构对比。Core 两面覆铜，厚度稳定；Prepreg 压合过程中厚度会变化，受残铜率影响大。特性Core（芯板）Prepreg（半固化片）结构两面覆铜，中间是固化玻璃纤维未完全固化的玻璃纤维半固化片厚度标准厚度，公差较小（+/- 10%）压合后厚度受温度和残铜率影响，公差较大（+/- 20%）介电常数较稳定受残铜率和压合工艺影响用途提供固定的铜箔+介质层粘合相邻Core层，作为层间介质工程意义：当你做阻抗计算时，Core层的介质厚度是比较可靠的，你可以用标称值进行计算。但对于Prepreg层，你算出来的厚度可能和实际差20%以上——必须用板厂提供的参数。残铜率的影响： 当一层上有大面积铜（如完整GND平面）时，压合后Prepreg的实际厚度会更薄。当一层上铜面积很小（多数是走线）时，Prepreg实际厚度会更厚。这种不均匀性在BGA区域尤其明显——BGA下方铜密度极高，局部介质厚度可能比板边薄15~20%，导致BGA区域走线的阻抗偏低。成本 vs 性能的典型折中PCB复杂度相对成本适用场景2层板1x简单电路，<50MHz，模拟电路4层板1.3~1.5x嵌入式系统，<100MHz，适中密度6层板2.0~2.5xFPGA/DDR系统，中等密度信号8层板3.0~4.0x多通道DDR3/4，高速SerDes，高密度BGA10~12层板5~8x高端FPGA，DDR5，多路高速收发器这里的关键决策点是：不要在层数上省不该省的钱。 一块多层板的EMI整改费用（多次投板+屏蔽罩+共模扼流圈）往往远超升级一层PCB的费用。我见过的最极端的案例：某产品为了节省$0.8的PCB成本，最终花在EMI屏蔽和滤波器上的BOM成本增加了$3.5。Layout Review Checklist• [ ] 每个信号层都紧邻一个完整参考平面（GND或POWER），无间隔层• [ ] 电源层和地层之间间距尽可能小（<5mil为佳）以利用平面电容• [ ] 确认投板文件中标注了完整的层叠顺序、介质厚度和铜厚• [ ] BGA区域下方有足够的GND过孔，保证回流路径最短• [ ] 各层残铜率基本均衡，避免大面积铜不均匀导致介质厚度偏差• [ ] 信号层不走跨越参考平面分割区域的走线• [ ] 如果使用四层板，确认GND-POWER间距满足PDN需求• [ ] 板厚选择考虑了连接器兼容性和BGA焊接可靠性• [ ] 联系板厂确认层叠方案的工艺可行性，获取阻抗计算参数下期预告层叠方案决定了PCB的基础结构，但真正决定板子能不能用的，是器件怎么放。下一期我们聊聊布局的顺序与哲学：先放大器件还是先放关键器件？一堆电容电阻到底应该以什么顺序来放？为什么很多人第一步就放错了？关注「硬件指南」，每周聊聊那些教科书上不讲、但实践中每天都在修的硬件知识。