verilog HDLBits刷题[Bulid a circuit from a simulation waveform]“Sim/circuit1”---Combinational circuit1
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1、题目
2、分析
只有当a和b同时为1时，输出才为1，与门逻辑
3、代码
module top_module ( input a, input b, output q );// assign q = a & b; // Fix me endmodule4、结果
1、题目
2、分析
只有当a和b同时为1时，输出才为1，与门逻辑
3、代码
module top_module ( input a, input b, output q );// assign q = a & b; // Fix me endmodule4、结果