原因：由于颗粒的fly-by结构，各信号间走线不齐，需要依次去cal
目的：使WCK与CK对齐
行为：WCK捕捉CLK，DQ feedback值；通过扫描WCK delay找到0–>1的位置，即WCK和CLK对齐的位置

注意：
1，需要WCK:CK =2:1，WCK toggle 7.5 cycle
2，tWLO后DQ feedback采样结果，DQ[7:0]反馈byte0, DQ[15:8]反馈byte2
3，WCK再次toggle时，DQ值unknow


一些疑问&猜测
Q1，当WCK:CK在norm r/w是4:1，但WCK2CK syn需要2:1，是谁的freq变
A1，如SPEC“The CK frequency may be at any frequency supported by the DRAM. For example, the CK frequency may be 1066MHz for an 8533 data rate device. The WCK frequency is limited to 2 times the CK rate when in WCK2CK Leveling Mode, as 2:1 CKR mode is required” 当频率较高，若为了2:1 mode升CK频率而超过颗粒限定时，都是选择CK不变，WCK=2CK？

Q2，LP5在新思的文档中要多加Coarse Write Leveling去调整周期偏移，为什么WCK位置会有周期性偏移的风险

附LP5 & LP4 时序参数

附LP4 SPEC tDQSS