1. 从平面到立体封装技术演进的核心驱动力在芯片这个行当里干了十几年我亲眼看着晶体管尺寸从微米级一路狂奔到如今的纳米级。但物理定律就像一堵无形的墙当制程工艺逼近物理极限单纯靠缩小线宽来提升性能、降低功耗的路子变得越来越难走成本也高得吓人。这时候整个行业的眼光很自然地就从“如何把芯片做得更小”转向了“如何把芯片摆得更好”。这就是先进封装技术特别是2.5D和3D IC封装在过去十年里从幕后走向台前成为半导体产业新引擎的根本原因。简单来说传统的封装是把一颗做好的芯片Die放进一个“盒子”封装体里用引线连到外面的引脚上主要起保护、供电和信号连通的作用。而2.5D和3D封装玩的是更高维度的“积木游戏”。它们不再满足于把芯片平铺在基板上而是通过硅中介层Interposer、微凸块Micro-bump和硅通孔TSV这些精巧的结构让多颗芯片在水平和垂直方向上紧密“拥抱”在一起。这带来的好处是革命性的它允许我们将不同工艺、不同功能的芯片比如CPU、GPU、高速缓存、HBM内存像乐高一样组合起来实现超高的互联密度和带宽同时还能降低整体功耗和封装尺寸。对于追求极致算力的AI加速卡、高性能计算HPC芯片以及寸土寸金的移动设备SoC来说这几乎是唯一的选择。今天我就结合自己接触过的项目和行业动态来拆解一下2.5D和3D IC封装这两大主流技术路径聊聊它们背后的核心原理、市场上的主流产品形态以及在实际选型和设计中需要留意的那些“坑”。无论你是芯片设计工程师、封装工程师还是负责产品选型的项目经理希望这些来自一线的经验能给你带来一些实实在在的参考。2. 技术基石解析TSV、中介层与微凸块在深入产品之前我们必须先搞懂支撑起2.5D和3D封装大厦的几块核心基石。如果把芯片比作高楼里的房间那么TSV就是垂直电梯中介层就是各楼层间的高速走廊微凸块则是连接房间与走廊的精密门锁。2.1 硅通孔TSV垂直互联的“血管”TSVThrough-Silicon Via是3D堆叠技术的灵魂。它是在硅芯片内部打出的、填充了导电材料通常是铜的垂直通道。有了它电信号和电力可以直接从芯片的正面穿透到背面或者连接上下堆叠的芯片彻底绕过了传统封装中漫长且寄生参数大的水平走线。TSV的制造是个极其精密的工艺主要分几个关键步骤先在硅片上深反应离子刻蚀DRIE打出深宽比很高的孔洞然后沉积绝缘层防止漏电、阻挡层和种子层最后用电镀工艺将铜填满孔洞。这里面的技术难点一大堆应力管理铜和硅的热膨胀系数不同电镀填充和后续热处理会产生巨大应力处理不好会导致硅片翘曲甚至破裂。电镀填充要确保深孔从底部到顶部被铜完全、无空洞地填充对电镀液配方、电流密度控制要求极高。背面减薄与露出为了露出TSV的底部需要将硅片背面磨薄到几十微米的量级这个过程中必须保证硅片的强度和平整度。注意很多人第一次接触“TSV”这个词可能是来自那种用制表符分隔数据的文本文件.tsv。这在技术讨论中偶尔会造成歧义。在半导体语境下TSV永远指的是硅通孔。如果你在资料检索时遇到干扰可以尝试使用“Through-Silicon Via”这个全称。2.2 硅中介层Silicon Interposer2.5D的“高速公路网”如果说TSV实现了垂直方向的“穿楼”那么硅中介层就是2.5D封装中实现水平超高速互联的关键。它本质上是一片超大尺寸的、被动无晶体管的硅片上面集成了高密度的布线层和大量的TSV。多颗芯片如GPU和HBM并排安装在这片硅中介层的上表面它们之间的高速信号通过中介层内部微米级的超细走线进行互联。由于硅中介层可以采用相对成熟的制程如65nm或28nm来制作这些布线其线宽、间距和电气性能远优于传统的有机封装基板PCB从而能提供高达数倍的数据传输带宽和更低的功耗。最后中介层再通过其底部的焊球BGA或更大的凸块连接到封装基板上完成与外部世界的连接。硅中介层的引入完美解决了HBM这类超宽接口内存与处理器之间需要海量1024位甚至2048位超高速度2Gbps互连的难题这是传统封装无法企及的。2.3 微凸块Micro-bump与混合键合Hybrid Bonding芯片间的“纳米级握手”芯片与中介层之间或者上下层芯片之间需要通过成千上万个微小的连接点来传递信号和电力这就是微凸块。它的直径通常在10-25微米间距可以小到40微米以下比传统封装的焊球C4 Bump精细一个数量级。微凸块的制作通常是在芯片的焊盘Pad上先制作铜柱Cu Pillar然后在顶端覆盖一层锡银合金的焊料帽。对接时通过热压键合TCB工艺使焊料熔化并形成可靠的金属间化合物IMC连接。而更前沿的技术是混合键合。它直接去掉了凸块和焊料通过对铜焊盘和介质层如SiO2表面进行超高精度的平坦化处理CMP然后在室温下通过表面活化进行预贴合再施加一定的压力和温度使铜与铜直接扩散键合介质层与介质层直接共价键合。混合键合能将互联间距推进到微米级实现更高的密度、更短的互联长度和更优的热性能是未来3D堆叠走向更细粒度的关键。3. 2.5D封装主流方案CoWoS与它的朋友们2.5D封装目前已经进入大规模量产阶段其最核心、最具代表性的平台就是台积电的CoWoS。3.1 CoWoS高性能计算的标杆CoWoSChip-on-Wafer-on-Substrate是台积电的2.5D封装技术商标。它的流程可以拆解来看CoWChip-on-Wafer先将多颗已知良好的芯片KGD通过微凸块倒装焊Flip-Chip键合到一片硅中介层晶圆Wafer上。oSon-Substrate然后将这片已经承载了芯片的“中介层晶圆”进行切割得到单个的“中介层芯片”单元再将其像普通芯片一样通过更大的焊球BGA封装到有机基板Substrate上。CoWoS技术已经迭代了好几个版本CoWoS-S最经典的版本使用硅中介层。它提供了最高的布线密度和最好的信号完整性是NVIDIA的A100、H100以及AMD的MI系列Instinct加速卡所采用的技术。为了支撑更大的芯片如超大型GPU和更多的HBM堆栈如6颗或8颗HBM中介层的尺寸也在不断增大从早期的约800mm²发展到现在的超过2500mm²这本身对硅片制造和封装良率都是巨大挑战。CoWoS-R这个“R”代表RDL重布线层。它用高密度有机材料上的RDL层来代替昂贵的硅中介层。RDL就像是在芯片下面再制作几层极其精密的“印刷电路”用于芯片间的互连。CoWoS-R的成本低于CoWoS-S但互连密度和性能也稍逊适用于对成本更敏感、但仍有高带宽需求的应用。CoWoS-L这是“Local Silicon Interposer”的简称可以理解为硅中介层和RDL的混合体。它在芯片之间需要超高密度互连的局部区域使用小块硅桥Silicon Bridge进行连接而在其他区域则使用成本更低的有机RDL。这种设计在性能、成本和设计灵活性上取得了很好的平衡。实操心得选择哪种CoWoS变体本质上是性能、成本和封装尺寸的权衡。对于顶级AI训练芯片CoWoS-S几乎是唯一选择因为HBM的带宽需求是刚性的。而对于一些高端网络芯片或FPGACoWoS-R或CoWoS-L可能更具性价比。与台积电或任何代工厂讨论封装方案时一定要尽早介入因为封装设计如凸块布局、电源分配网络与芯片前端物理设计Floorplan紧密相关后期改动成本极高。3.2 其他厂商的2.5D方案虽然CoWoS知名度最高但其他厂商也有自己的技术英特尔的EMIB嵌入式多芯片互连桥EMIB的思路非常巧妙。它不像CoWoS那样使用一整片完整的中介层而是只在两颗需要高速互连的芯片下方的有机基板里“嵌入”一小块硅桥。这块硅桥上有高密度的布线专门负责这两颗芯片之间的“专线”连接芯片的其他部分则通过常规的基板走线连接。EMIB的优势是设计灵活、成本相对较低因为硅材料用得少且可以集成不同工艺节点的芯片。英特尔自家的很多产品如Stratix 10 FPGA、某些酷睿处理器都用了EMIB。三星的I-CubeInterposer-Cube这是三星的2.5D封装方案其原理与CoWoS-S类似也是使用硅中介层连接逻辑芯片和HBM。三星利用其在存储领域的优势将其与自家或客户的逻辑芯片如AI加速器进行集成提供一站式解决方案。4. 3D IC封装主流方案向Z轴要空间如果说2.5D是在平面上做“精装修”那么3D IC就是真正的“盖高楼”将芯片在垂直方向堆叠起来实现更极致的集成密度和更短的垂直互连。4.1 Foveros有源芯片的3D堆叠英特尔推出的Foveros技术是3D堆叠的一个典型代表。它的核心在于堆叠的不仅仅是内存如HBM而是有源逻辑芯片。例如英特尔的一些客户端处理器采用Foveros技术将高性能计算芯片Compute Die作为底层基础芯片上面堆叠一个或多个包含低功耗核心、GPU、IO等功能的芯片。Foveros的关键特点是面对面键合上下层芯片通过微凸块进行面对面Face-to-Face键合实现超短距的垂直互连延迟极低带宽极高。异构集成上下层芯片可以采用完全不同的制程工艺。比如底层用Intel 3制程做高性能核心上层用更成熟、成本更低的制程做低功耗核心和IO实现性能与成本的最优配置。硅通孔TSV供电底层芯片需要通过TSV为上层芯片供电这对TSV的载流能力和电源完整性设计提出了很高要求。4.2 SoIC芯片级的“分子融合”台积电的3D技术称为SoIC集成芯片系统它代表了更激进的3D集成方向。SoIC目前主要分为两种SoIC-CowoS可以理解为先进行芯片级的3D堆叠SoIC再将堆叠好的芯片模块通过CoWoS-S技术进行2.5D集成。这为构建极其复杂的异构系统提供了可能。SoIC-PoP这是一种更纯粹的3D堆叠类似于传统的PoPPackage-on-Package内存堆叠但使用的是TSV和微凸块技术集成密度更高。SoIC的突出亮点在于其可能采用混合键合技术将芯片间距缩小到微米量级实现近乎一体的互联性能是未来实现真正“芯片级”异构计算的关键使能技术。4.3 存储器的3D堆叠HBM与3D NAND3D封装最早的成功商业应用其实是在存储领域。HBM高带宽内存它本身就是3D TSV技术的杰作。一颗HBM芯片由多颗通常4层或8层DRAM核心通过TSV垂直堆叠而成并与底层的一颗逻辑控制芯片Base Die键合。这堆叠体再通过微凸块与GPU或CPU的中介层相连。HBM的3D堆叠极大地减少了内存占用的面积并通过超宽接口提供了骇人的带宽。3D NAND这是另一种形式的3D堆叠但与基于TSV的互连不同。3D NAND是将存储单元Memory Cell在垂直方向一层层地“盖”起来通过通道孔Channel Hole垂直贯穿所有层。它主要目的是增加存储密度而非为了芯片间的高速互连。5. 设计挑战与实战避坑指南先进封装不是简单的“拼接”它把系统设计的复杂性从板级提升到了芯片-封装协同设计的层级。在实际项目中会碰到很多在单芯片设计中遇不到的问题。5.1 系统级设计与协同优化最大的挑战来自于设计流程的变革。在2.5D/3D设计中芯片设计前端、后端、中介层/硅桥设计、封装设计、系统级电源/信号完整性分析必须作为一个整体来考虑。早期规划必须在架构设计阶段就确定芯片的划分Partitioning。哪些功能模块放在哪个芯片上芯片之间需要多大的带宽这决定了需要多少互连密度进而影响该选择CoWoS-S、EMIB还是Foveros。划分不当后期可能发现互联资源不够或者热密度过高。工具链与数据交换传统的芯片设计工具如Synopsys, Cadence和封装设计工具如Ansys, Siemens EDA需要更紧密的集成。芯片的物理设计数据LEF/DEF GDSII必须能与封装布局工具无缝对接进行联合的布局布线、DRC和LVS检查。建立一套可靠的数据交换和协同设计流程是项目按时交付的保障。5.2 热管理与应力挑战当把多个大功率芯片紧密地放在一起或堆叠起来时散热就成了头号难题。热耦合效应在2.5D封装中GPU和HBM靠得很近GPU的热量很容易传导给对温度极其敏感的HBM导致其性能下降或可靠性风险。在3D堆叠中上层芯片产生的热量必须穿过下层芯片才能散到散热器下层芯片就像一块“热毯”。散热方案必须从系统层面设计散热。包括采用高导热系数的界面材料TIM、在封装内设计微流道Micro-channel进行液冷、甚至考虑采用均热板Vapor Chamber。对于3D堆叠可能需要在芯片内部设计TSV不仅用于供电也作为热通孔Thermal Via来辅助垂直导热。机械应力不同材料硅、铜、环氧树脂、焊料的热膨胀系数CTE不匹配在温度变化时会产生应力。这种应力会导致硅片翘曲、微凸块开裂或疲劳失效。需要通过有限元分析FEA在设计中模拟热应力分布并在封装结构设计和材料选型上如使用底部填充胶Underfill进行优化。5.3 测试与良率管理先进封装的成本高昂良率管理至关重要而测试策略是保证良率的关键。Known Good Die在封装前必须确保每颗要集成的芯片都是“已知良好芯片”。这意味着需要对芯片进行更严格、更全面的晶圆级测试Wafer Sort包括高速IO、内置自测试BIST等以筛除有缺陷的芯片。KGD的成本本身就很高。中间测试与修复对于一些复杂封装可能需要分阶段测试。例如在将芯片键合到中介层后CoW阶段进行一次测试整体封装完成后oS阶段再进行最终测试。对于包含多个相同芯片的封装如果设计允许甚至可以考虑冗余设计和修复Repair机制。可测试性设计必须在芯片和中介层设计中就加入针对先进封装的DFT可测试性设计特性例如提供测试访问端口以便在部分组装后仍能对内部互连进行测试。5.4 供应链与成本考量先进封装重塑了半导体供应链。制造分工传统的模式是设计公司Fabless找代工厂Foundry流片再找封测厂OSAT封装。现在台积电、英特尔、三星这样的巨头提供了从晶圆制造到先进封装的一体化服务IDM 2.0或Foundry Advanced Packaging。这简化了流程但也将更多环节绑定在单一供应商身上。成本结构封装成本在总成本中的占比急剧上升。硅中介层、TSV工艺、额外的光罩层、更复杂的测试都增加了成本。对于一款产品必须进行详细的成本-性能-功耗-面积CPPA分析来确定先进封装带来的性能提升是否足以覆盖其额外的成本。通常只有旗舰级的高附加值产品才能承受。6. 主流产品应用实例与选型分析了解了技术和挑战我们来看看这些技术具体落在了哪些产品上以及它们为何如此选择。6.1 人工智能与高性能计算CoWoS-S的绝对主场这个领域是2.5D封装特别是CoWoS-S最典型和成功的应用场景。NVIDIA H100/A100 GPU这是教科书级的案例。一颗巨大的GPU核心超过800mm²被多颗通常4-6颗HBM2e或HBM3内存芯片环绕它们全部通过一个超大尺寸的硅中介层互联。GPU和HBM之间的数据通道宽达5120位提供了超过2TB/s的峰值带宽这是训练大语言模型LLM等AI工作负载的生命线。没有CoWoS-S这种高密度互联技术这样的带宽是无法实现的。AMD Instinct MI300系列AMD采用了更极致的异构集成。MI300X将CPU核心Zen 4、GPU核心CDNA 3和HBM3全部集成在一个封装内同样依赖于台积电的CoWoS-S技术来实现芯片间超高速通信。这体现了通过先进封装将不同架构的计算单元融合以应对特定工作负载的趋势。选型逻辑对于这类产品性能尤其是内存带宽是首要目标功耗和成本是次要考虑。硅中介层提供的极致互联密度和信号完整性是刚需。因此即使CoWoS-S成本最高也是不二之选。6.2 移动与客户端计算Foveros与混合键合的探索在手机和笔记本电脑里空间和功耗约束极为严苛3D堆叠提供了新的优化维度。英特尔酷睿Ultra处理器Meteor Lake这款处理器采用了Foveros 3D封装技术。它将计算模块高性能核与能效核、GPU模块、SoC模块包含IO、内存控制器等和IO扩展模块分别制成不同的芯片Tile然后进行3D堆叠集成。这样做的好处是每个模块可以采用最适合其功能的制程工艺如计算模块用Intel 4 GPU模块用台积电N3优化了性能、功耗和成本。苹果M系列芯片的潜在方向虽然苹果未公开细节但业界普遍猜测其未来的高端芯片可能会采用类似3D堆叠的技术将计算核心、统一内存、神经网络引擎等更紧密地集成以追求极致的能效比。混合键合技术可能是其实现更细粒度IP块复用和集成的关键。选型逻辑这里追求的是在严格的空间和功耗预算下实现最佳的性能和功能集成。Foveros这类3D技术允许异构工艺集成和更灵活的芯片划分有助于实现这一目标。成本控制比HPC场景更为敏感。6.3 网络与可编程芯片灵活性与成本的平衡对于高速网络交换机芯片、FPGA等需要高带宽的SerDes高速串行接口和大量的IO但对内存带宽的需求可能不如AI芯片那样极端。英特尔/Broadcom/Arista的高端交换芯片这些芯片可能采用EMIB或CoWoS-R技术。例如将多个高速SerDes芯片或内存控制器作为小芯片Chiplet通过EMIB硅桥与主计算芯片连接。这样可以在不牺牲核心互联性能的前提下使用更成熟、成本更低的工艺来制造IO芯片并提高设计灵活性和良率。赛灵思AMDVersal系列自适应计算平台这类产品集成了FPGA、AI引擎、CPU核心和高速IO其内部的异构集成也可能用到2.5D或3D封装技术以实现不同计算单元间的高效数据流。选型逻辑在满足性能要求的前提下更注重设计的灵活性、上市时间和总体成本。EMIB或CoWoS-R这类局部高密度互连或有机中介层方案往往比全尺寸硅中介层更具吸引力。7. 未来趋势与从业者的思考站在这个技术浪潮里我能清晰地感受到几个正在发生的趋势它们也将决定未来几年封装领域的发展方向。Chiplet小芯片生态的成熟这可能是最重要的趋势。将大芯片拆分成多个功能相对独立、工艺可能不同的小芯片Chiplet再通过先进封装集成这已成为行业共识。但这需要建立标准特别是芯片间互连的物理层和协议层标准如UCIe。UCIe标准的推出旨在让不同厂商、不同工艺生产的小芯片能够像搭积木一样互连这将极大繁荣Chiplet生态降低先进封装的设计门槛和成本。混合键合成为3D集成的关键路径随着对互联密度和能效的要求越来越高微凸块的热压键合逐渐逼近物理极限。铜-铜混合键合能够提供更小的间距、更低的寄生参数和更好的热性能是下一代3D堆叠尤其是存算一体、逻辑存储器近Logic-on-Memory等架构的必备技术。台积电的SoIC、英特尔的Foveros Direct都在向这个方向推进。光电共封装CPO与封装内光学互联对于数据中心内部的数据传输电互连的功耗和距离限制日益突出。将光引擎光学器件与交换芯片或计算芯片通过先进封装集成在一起CPO是解决这一瓶颈的重要方向。这要求封装技术不仅能处理电信号还要能处理光信号管理好光波导、耦合器等光学元件对封装材料和工艺提出了全新挑战。散热技术的革命随着3D堆叠功率密度持续攀升传统的风冷甚至单相液冷都将捉襟见肘。微流道液冷、浸没式冷却、甚至两相蒸发冷却等更激进的散热方案必须与封装结构进行一体化设计。未来的封装工程师可能需要同时是热管理专家。对我个人而言从事这个领域最大的体会是系统思维变得前所未有的重要。过去芯片设计、封装设计、系统设计是相对分离的环节。现在一个优秀的芯片架构师必须懂封装带来的机遇和限制一个封装工程师必须理解芯片的热点和信号特性一个系统工程师必须从产品定义之初就考虑芯片如何划分与集成。技术的边界正在融合这对我们每个从业者既是挑战也是拓宽视野、创造更大价值的机遇。